JPS59124094A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS59124094A JPS59124094A JP58180857A JP18085783A JPS59124094A JP S59124094 A JPS59124094 A JP S59124094A JP 58180857 A JP58180857 A JP 58180857A JP 18085783 A JP18085783 A JP 18085783A JP S59124094 A JPS59124094 A JP S59124094A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
Landscapes
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、一般的にはメモリ回路に係υ、更に具体的に
はＦＥＴノモリ回路に係る。
はＦＥＴノモリ回路に係る。
従来技術に於て、回路の電源がターン・オンされたとき
に、予め限定されている２進状態を仮定することが出来
る、潜像メモリ回路が開示されている。バイポ・−ラ・
トランジス省技術を用いた従来技術による回路は、例え
ば米国特許第３６６２′５５１号、第６８０１９６７号
及び第５８２００８６、、号の明細書等に記載されてい
る。米国特許第３７５５７９３号明細書は、他の技術に
よる潜像メモリ回路について記載しており、潜像メモリ
動作を得るためにＦＥＴ素子及び電荷結合素子の両方を
用いることを開示している。単一導電型ＦＥＴトランジ
スタ技術を用いて潜像メモリ動作を達成する、もう一つ
の技術が、米国特許第６７９８６２１号明細書に記載さ
れており、この技術に於ては、読取／書込メモリ動作及
び読取専用メモリ動作の両方を達成するために、基本的
な交差結合ＷＲＡＭセルにＦＥＴ素子が選択的に加えら
れる。
に、予め限定されている２進状態を仮定することが出来
る、潜像メモリ回路が開示されている。バイポ・−ラ・
トランジス省技術を用いた従来技術による回路は、例え
ば米国特許第３６６２′５５１号、第６８０１９６７号
及び第５８２００８６、、号の明細書等に記載されてい
る。米国特許第３７５５７９３号明細書は、他の技術に
よる潜像メモリ回路について記載しており、潜像メモリ
動作を得るためにＦＥＴ素子及び電荷結合素子の両方を
用いることを開示している。単一導電型ＦＥＴトランジ
スタ技術を用いて潜像メモリ動作を達成する、もう一つ
の技術が、米国特許第６７９８６２１号明細書に記載さ
れており、この技術に於ては、読取／書込メモリ動作及
び読取専用メモリ動作の両方を達成するために、基本的
な交差結合ＷＲＡＭセルにＦＥＴ素子が選択的に加えら
れる。
相補型ＭＯ８ＦＥＴ技術に於て達成されるために適した
より簡単な回路トポロジーが必要とされている。 ′ 〔発明の概要〕 本発明の目的は、補補型ＭＯ８ＦＥＴ技術に於て達成さ
れるために適した、従来技術よシも簡単なトポロジーを
有する、改良された潜像メモリ・セルを提供することで
ある。
より簡単な回路トポロジーが必要とされている。 ′ 〔発明の概要〕 本発明の目的は、補補型ＭＯ８ＦＥＴ技術に於て達成さ
れるために適した、従来技術よシも簡単なトポロジーを
有する、改良された潜像メモリ・セルを提供することで
ある。
上記目的は、本発明による潜像ＲＡＭセルによって達成
される。本発明は、セルの電源がターン・オンされたと
きに予測可能な初期の記憶状態で有し、しかも初期のタ
ーン・オン期間後に対称的に動作して２進１又は２進Ｏ
のいずれかを記憶する、非対称的ＲＡＭセルを提供する
。従って、製造時に個々のセルが２進１又は２進Ｏのい
ずれかを選択的に表わす様に各セルを方向付けることに
よシ、初期の予め記憶されている１組の情報が、その様
なセルより成るメモリ・アレイ中に永久的に供給される
４っこれは、図に示されてお９、上部メモリ・セルはそ
の方向付けによって第１状態を有し、下部メモリ・セル
はその相対的に反対の方向付けによって反対の第２状態
を有する。メモリ・アノイの電源がターン・オンされ、
たとき、上部メモリ・セルは下部メモリ・セルと反対の
２進状態を有する。その後に、各セルは、通常の読取／
書込メモＩＪ（ＲＡＭ）動作モードで２進１及び２進０
を記憶するために各々スイッチングされる。
される。本発明は、セルの電源がターン・オンされたと
きに予測可能な初期の記憶状態で有し、しかも初期のタ
ーン・オン期間後に対称的に動作して２進１又は２進Ｏ
のいずれかを記憶する、非対称的ＲＡＭセルを提供する
。従って、製造時に個々のセルが２進１又は２進Ｏのい
ずれかを選択的に表わす様に各セルを方向付けることに
よシ、初期の予め記憶されている１組の情報が、その様
なセルより成るメモリ・アレイ中に永久的に供給される
４っこれは、図に示されてお９、上部メモリ・セルはそ
の方向付けによって第１状態を有し、下部メモリ・セル
はその相対的に反対の方向付けによって反対の第２状態
を有する。メモリ・アノイの電源がターン・オンされ、
たとき、上部メモリ・セルは下部メモリ・セルと反対の
２進状態を有する。その後に、各セルは、通常の読取／
書込メモＩＪ（ＲＡＭ）動作モードで２進１及び２進０
を記憶するために各々スイッチングされる。
図に示されている如く、各メモリ・セルは、インバータ
の形に構成された４つのＦＥＴ素子よシ成る。第１イン
バータは、ディ、プリー７ヨン型ＮチヤンネルＦＥＴ負
荷素子Ｔ 及びエンハンスメント型ＮチャンネルＦＥＴ
素子Ｔ２を含む。第２インバータは、相補型ＭＯ８Ｉ−
ランジスタＴ 及びＴ４を含み、Ｔ３はエンハンスメン
ト型ＮチャンネルＦＥＴ素子であシ、Ｔ４はエンハンス
メント型ＮチャンネルＦＥＴ素子である。図に於て、第
１ノードＱとＴ３及びＴ４のゲートとの間並びに第２ノ
ードＱとＴ２のゲートとの間に示されている交差結合接
続によって、それらの回路は、ノードＱ又はノードＱの
いずれがか高電位を有することにより、２進１又は２進
０のいずれかを記憶することが出来る。そのセル回路へ
のトノイン電泣■Ｄが接地電ＩＱＧＮＤの０ボルトがら
高電位のＶＤボルトにスイッチングされたとき、第１ノ
ードＱは初めにディブリージョン型Ｎチャンネル負荷Ｆ
ＥＴ素子Ｔ１の閾値電圧（−２，ＯＶ）を、工第１７−
ドＱの電位がエンハンスメント型ＮチャンネルＦＥＴ素
子Ｔ４の閾値電圧（＋ １． ＯＶ ） 、１ニジも高
く上昇するとともに、素子Ｔ は導通し始めて、第２７
−ドＱの電位が上昇しない様にする。
の形に構成された４つのＦＥＴ素子よシ成る。第１イン
バータは、ディ、プリー７ヨン型ＮチヤンネルＦＥＴ負
荷素子Ｔ 及びエンハンスメント型ＮチャンネルＦＥＴ
素子Ｔ２を含む。第２インバータは、相補型ＭＯ８Ｉ−
ランジスタＴ 及びＴ４を含み、Ｔ３はエンハンスメン
ト型ＮチャンネルＦＥＴ素子であシ、Ｔ４はエンハンス
メント型ＮチャンネルＦＥＴ素子である。図に於て、第
１ノードＱとＴ３及びＴ４のゲートとの間並びに第２ノ
ードＱとＴ２のゲートとの間に示されている交差結合接
続によって、それらの回路は、ノードＱ又はノードＱの
いずれがか高電位を有することにより、２進１又は２進
０のいずれかを記憶することが出来る。そのセル回路へ
のトノイン電泣■Ｄが接地電ＩＱＧＮＤの０ボルトがら
高電位のＶＤボルトにスイッチングされたとき、第１ノ
ードＱは初めにディブリージョン型Ｎチャンネル負荷Ｆ
ＥＴ素子Ｔ１の閾値電圧（−２，ＯＶ）を、工第１７−
ドＱの電位がエンハンスメント型ＮチャンネルＦＥＴ素
子Ｔ４の閾値電圧（＋ １． ＯＶ ） 、１ニジも高
く上昇するとともに、素子Ｔ は導通し始めて、第２７
−ドＱの電位が上昇しない様にする。
ＶＤが０ボルトがらＶ ｏボルトにスイッチングされた
後、第１ノードに１−ｔＶＤ、即ちアンプ・レベルの２
進１に上パし、第２７−ドＱは接地電位、即ちダウン・
レベルの２進０１に放電される。第２ノードＱＫ於ける
ダウン・レベルは素子Ｔ２を非導通状態に保ち、そのセ
ル回路はそのラッチングされた状態に留まって、該回路
のための潜像メモリ動作を行う。この状態は、該回路に
・他方の２進状態を記憶するために第１７−ド又は第２
ノートに正電位又は接地電位を選択的に加えることによ
シ、該回路がＲＡＭ回路として動作される迄維持される
。
後、第１ノードに１−ｔＶＤ、即ちアンプ・レベルの２
進１に上パし、第２７−ドＱは接地電位、即ちダウン・
レベルの２進０１に放電される。第２ノードＱＫ於ける
ダウン・レベルは素子Ｔ２を非導通状態に保ち、そのセ
ル回路はそのラッチングされた状態に留まって、該回路
のための潜像メモリ動作を行う。この状態は、該回路に
・他方の２進状態を記憶するために第１７−ド又は第２
ノートに正電位又は接地電位を選択的に加えることによ
シ、該回路がＲＡＭ回路として動作される迄維持される
。
図に於て、２つの潜像メモリ・セルが示されており、各
メモリ・セルは、パルス型ドレイン電位Ｖ と第１ノー
ドＱとの間に接続されたドレイン／ソース路及び上記第
１ノードＱに接続され次ゲートを有するディブリージョ
ン型Ｎチャンネル負荷ＦＥＴ素子Ｔ と；上記第１ノー
ドＱと接地電位との間に接続されたドＶイン／ソース路
及び第２７−ドＱに接続されたゲートを有する第１エン
ハンスメント型ＮチヤンネルＦＥＴ素子Ｔ２と；上記パ
ルス型ドレイン電位Ｖ ｏと上記第２７−ドＱとの間に
接続されたドＶイン／ソース路及び上記第１７−ドＱＫ
接続されたゲートを有するエンハンスメント型Ｐチャン
ネルＦＥＴ素子Ｔ３と；上記第２ノードＱと上記接地電
位との間に接続されたドレイン／ノース路及び上記第１
７−ドＱＫ接続されたゲートを有する第２エンハンスメ
ント型ＮチヤンネルＦＥＴ素子Ｔ４とを有している。
メモリ・セルは、パルス型ドレイン電位Ｖ と第１ノー
ドＱとの間に接続されたドレイン／ソース路及び上記第
１ノードＱに接続され次ゲートを有するディブリージョ
ン型Ｎチャンネル負荷ＦＥＴ素子Ｔ と；上記第１ノー
ドＱと接地電位との間に接続されたドＶイン／ソース路
及び第２７−ドＱに接続されたゲートを有する第１エン
ハンスメント型ＮチヤンネルＦＥＴ素子Ｔ２と；上記パ
ルス型ドレイン電位Ｖ ｏと上記第２７−ドＱとの間に
接続されたドＶイン／ソース路及び上記第１７−ドＱＫ
接続されたゲートを有するエンハンスメント型Ｐチャン
ネルＦＥＴ素子Ｔ３と；上記第２ノードＱと上記接地電
位との間に接続されたドレイン／ノース路及び上記第１
７−ドＱＫ接続されたゲートを有する第２エンハンスメ
ント型ＮチヤンネルＦＥＴ素子Ｔ４とを有している。
パルス型ドレイン電位ＶＤが正にターン・オンされたと
き、第１７−ドＱは第２７−ドＱよシも迅速に充電され
て、その回路のための潜像メモリ動作を行う。それから
、素子Ｔ 乃至Ｔ４よシ成す るメモリ・セルの状態が、そのセルに接続されているワ
ード線をターン・オンさせそしてビット線ＢＬ及びれ上
のＱ及びＱＫ於ける相対電位を感知することによシ、従
来の方法で読取られる。図に於て、上部メモリ・セル１
は下部メモリ・セル２と反対に方向付けられておシ、従
ってそれらの２つのセルは反対の初期の２進状態を有す
る。
き、第１７−ドＱは第２７−ドＱよシも迅速に充電され
て、その回路のための潜像メモリ動作を行う。それから
、素子Ｔ 乃至Ｔ４よシ成す るメモリ・セルの状態が、そのセルに接続されているワ
ード線をターン・オンさせそしてビット線ＢＬ及びれ上
のＱ及びＱＫ於ける相対電位を感知することによシ、従
来の方法で読取られる。図に於て、上部メモリ・セル１
は下部メモリ・セル２と反対に方向付けられておシ、従
ってそれらの２つのセルは反対の初期の２進状態を有す
る。
その後、上記メモリ・セルはＲＡＭ回路として対称的に
動作する。例えば、メモリ・セル１に次の書込動作が行
われる迄該メモリ・セルに選択された２進状態を記憶す
るために、ピント線ＢＬから第１７−トＱへ又はピント
線ＢＬから第２７−ドＱへ匝電泣又は接地電位を選択的
に加えることによシ、上記メモリ・セル１に書込が行わ
れる。
動作する。例えば、メモリ・セル１に次の書込動作が行
われる迄該メモリ・セルに選択された２進状態を記憶す
るために、ピント線ＢＬから第１７−トＱへ又はピント
線ＢＬから第２７−ドＱへ匝電泣又は接地電位を選択的
に加えることによシ、上記メモリ・セル１に書込が行わ
れる。
図は、第１ビツト線ＢＬ及び第２ビツト線ＢＬ並びに上
部メモリ・セル１及び下部メモリ・セル２を含む複数の
メモリ・セルを有する、潜像読取専用メモリ及び読取／
書込メモリの回路を示している。各メモリ・セルは、複
数のワード線の中の対応する１つに於けるワード線信号
によって、第１ピント線ｓ Ｌ及び第２ビツト線ＢＬＫ
、スイッチング可能に接続されている。回路に於て、各
ワード線は、所与の１対のビット線ＢＬ及びＢＬに関連
する１つのメモリ・セルのみに接続されている。
部メモリ・セル１及び下部メモリ・セル２を含む複数の
メモリ・セルを有する、潜像読取専用メモリ及び読取／
書込メモリの回路を示している。各メモリ・セルは、複
数のワード線の中の対応する１つに於けるワード線信号
によって、第１ピント線ｓ Ｌ及び第２ビツト線ＢＬＫ
、スイッチング可能に接続されている。回路に於て、各
ワード線は、所与の１対のビット線ＢＬ及びＢＬに関連
する１つのメモリ・セルのみに接続されている。
ＦＥＴ素子Ｔ ＸＴ 、’ｒ 及びＴ４より成る
１ ２ ′５ 上部メモリ・セル１は、ワード線トランジスタを経て第
１ビツト線ＢＬに接続されている第１ノードＱ及びワー
ド線トランジスタを経て第２ビツト線ＢＬＫ接続されて
いる第２ノードＱを有し、従って上部メモリ・セル１は
、パルス型ドレイン電位■Ｄが初めに正になったときに
、第１の２進状態の潜像メモリ動作を行う。ＦＥＴ素子
Ｔ１、Ｔ２、Ｔ６及びＴ４よシ成る下部メモリ・セル２
は、ワード線トランジスタを経て第２ピント線ＢＬＫ選
択的に接続されている第１ノードＱ及びワード線トラン
ジスタを経て第１ピント線ＢＬに選択的に接続されてい
る第２７−ドＱを有し、従って下部メモリ・セル２は、
パルス型ドレイン電位ｖＤが初めに正になったときに、
第２の２進状態の潜像メモリ動作を行う。上部メモリ・
セル１に於て、第１ノードＱを第１ピント線ＢＬＫそし
て第２ノードＱを第２ピント線ＢＬＫ接続しているワー
ド線は、下部メモリ・セル２に於て、第２７−ドＱを第
１ビツト線ＢＬにそして第１７−ドＱを第２ビツト線Ｂ
Ｌに接続しているワード線とは異なるワード線である。
１ ２ ′５ 上部メモリ・セル１は、ワード線トランジスタを経て第
１ビツト線ＢＬに接続されている第１ノードＱ及びワー
ド線トランジスタを経て第２ビツト線ＢＬＫ接続されて
いる第２ノードＱを有し、従って上部メモリ・セル１は
、パルス型ドレイン電位■Ｄが初めに正になったときに
、第１の２進状態の潜像メモリ動作を行う。ＦＥＴ素子
Ｔ１、Ｔ２、Ｔ６及びＴ４よシ成る下部メモリ・セル２
は、ワード線トランジスタを経て第２ピント線ＢＬＫ選
択的に接続されている第１ノードＱ及びワード線トラン
ジスタを経て第１ピント線ＢＬに選択的に接続されてい
る第２７−ドＱを有し、従って下部メモリ・セル２は、
パルス型ドレイン電位ｖＤが初めに正になったときに、
第２の２進状態の潜像メモリ動作を行う。上部メモリ・
セル１に於て、第１ノードＱを第１ピント線ＢＬＫそし
て第２ノードＱを第２ピント線ＢＬＫ接続しているワー
ド線は、下部メモリ・セル２に於て、第２７−ドＱを第
１ビツト線ＢＬにそして第１７−ドＱを第２ビツト線Ｂ
Ｌに接続しているワード線とは異なるワード線である。
パルス型ドレイン電位■Ｄは、簡単なＣＭＯＳインバー
タを用いて発生されて、メモリ・セル１及びメモリ・セ
ル２の■ 端子に加えられる。
タを用いて発生されて、メモリ・セル１及びメモリ・セ
ル２の■ 端子に加えられる。
パルス型ドレイン電位ｖＤの初期のターン・オンに於て
、メモリ・セル１の第１ノードＱは第２ノードＱよりも
高い電位（にあシ、従ってメモリ・セル１に接続されて
いるワード線がターン・オンされたとき、第１ピント線
ＢＬは第２ビツト線ＢＬが感知する電位よりも高い電位
を感知する。第１及び第２ビツト線ＢＬ及びＢＬＫ接続
されている感知増幅器が、それらを、永久的に記憶され
たメモリ・セル１の２進状態を２進１の値とし７て感知
中Ａ１、こ引〃持Ｅ１イ ｌ斗１１．七１ゼアつｌｌ惇
住されている別のワード線がターン・オンされたときに
は、メモリ・セル２に於ける第２ノードＱのよシ低い電
（ｉＫ関して、メモリ・セル２に於ける第１７−ドＱの
よシ高い電位が、第２ピント線ＢＬＫ於てより高い電位
としてそして第１ビット線Ｂ、ＬＫ於てより低い電位と
して感知される。感知増幅器は、永久的に記憶されたメ
モリ・セル２の２進状態を２進０の値として感知する。
、メモリ・セル１の第１ノードＱは第２ノードＱよりも
高い電位（にあシ、従ってメモリ・セル１に接続されて
いるワード線がターン・オンされたとき、第１ピント線
ＢＬは第２ビツト線ＢＬが感知する電位よりも高い電位
を感知する。第１及び第２ビツト線ＢＬ及びＢＬＫ接続
されている感知増幅器が、それらを、永久的に記憶され
たメモリ・セル１の２進状態を２進１の値とし７て感知
中Ａ１、こ引〃持Ｅ１イ ｌ斗１１．七１ゼアつｌｌ惇
住されている別のワード線がターン・オンされたときに
は、メモリ・セル２に於ける第２ノードＱのよシ低い電
（ｉＫ関して、メモリ・セル２に於ける第１７−ドＱの
よシ高い電位が、第２ピント線ＢＬＫ於てより高い電位
としてそして第１ビット線Ｂ、ＬＫ於てより低い電位と
して感知される。感知増幅器は、永久的に記憶されたメ
モリ・セル２の２進状態を２進０の値として感知する。
初期のターン・オン状態がメモリ・セル１及び２に達成
された後、各メモリ・セルは、成る特定のメモリ・セル
に対応するワード線を選択的にターン・オンさせそして
ビット線ＢＬ及びＢＬの相対電位を該ワード線によシ選
択されたメモリ・セルが第１又は第２の２進状態をとる
様にすることによって、個々に読取／書込モートでスイ
ツチングされる。例えば、読取／書込モードに於て、上
部メモリ・セルＩＫ接続されているワード線トランジス
タをターン・オンさせそしてビット線ＢＬの電位をピン
ト線ＢＬの電位よりも相対的に低くなる様にバイアスす
ることにより、２進Ｏの状態が上部メモリ・セル１に書
込まれる。その結果、ＦＥＴＥＴ素子及びＴ４のゲート
が相対的低電位ろ にされ、ノードＱが、ピット線ＢＬＫ於ける相対的高電
位に対応して、相対的高電位にされる。これに対応して
、ノードＱＫ於ける相対的高電位はＦＥＴ素子素子全２
−ン・オンさせて、ピント線ＢＬＫ於ける相対的低電位
に対応して、相対的低電１ｆｆＫされる。従って、メモ
リ・セル１に於けるＦＥＴＥＴ素子 、Ｔ２、Ｔ３及び
Ｔ４の交差結合された相互接続は、ピント線Ｂ Ｌ及び
ＢＬＫ接続されているワード線トランジスタを経て加え
られた、ピノｔ［ｌＢＬ及びＢＬの相対電位をラッチン
グする。それから、メモリ・セル１に接続されているワ
ード線の電ｂ’Ｌか低下され、１対のヒツト線Ｂ Ｌ及
びＢＬＫ接続されている他のセルの状態に関係なく、そ
の書込捷れた状態がメモリ・セル１（τランチングされ
る。Ｔ部メモリ・セル２（（於ける読取／書込メモリ動
作も同ＩＮＫして行われる。
された後、各メモリ・セルは、成る特定のメモリ・セル
に対応するワード線を選択的にターン・オンさせそして
ビット線ＢＬ及びＢＬの相対電位を該ワード線によシ選
択されたメモリ・セルが第１又は第２の２進状態をとる
様にすることによって、個々に読取／書込モートでスイ
ツチングされる。例えば、読取／書込モードに於て、上
部メモリ・セルＩＫ接続されているワード線トランジス
タをターン・オンさせそしてビット線ＢＬの電位をピン
ト線ＢＬの電位よりも相対的に低くなる様にバイアスす
ることにより、２進Ｏの状態が上部メモリ・セル１に書
込まれる。その結果、ＦＥＴＥＴ素子及びＴ４のゲート
が相対的低電位ろ にされ、ノードＱが、ピット線ＢＬＫ於ける相対的高電
位に対応して、相対的高電位にされる。これに対応して
、ノードＱＫ於ける相対的高電位はＦＥＴ素子素子全２
−ン・オンさせて、ピント線ＢＬＫ於ける相対的低電位
に対応して、相対的低電１ｆｆＫされる。従って、メモ
リ・セル１に於けるＦＥＴＥＴ素子 、Ｔ２、Ｔ３及び
Ｔ４の交差結合された相互接続は、ピント線Ｂ Ｌ及び
ＢＬＫ接続されているワード線トランジスタを経て加え
られた、ピノｔ［ｌＢＬ及びＢＬの相対電位をラッチン
グする。それから、メモリ・セル１に接続されているワ
ード線の電ｂ’Ｌか低下され、１対のヒツト線Ｂ Ｌ及
びＢＬＫ接続されている他のセルの状態に関係なく、そ
の書込捷れた状態がメモリ・セル１（τランチングされ
る。Ｔ部メモリ・セル２（（於ける読取／書込メモリ動
作も同ＩＮＫして行われる。
所望のＲＯ８機能は、製造時（（メモリ・セル１及びメ
モ、す・セル２を配列体状に配置すること（・こよって
達成される。初期の電源のターン・オンの後、上記配列
体ばＲＯ８又はＲＡＭとして用いられる。上記配列体は
、リセット・パルスにより、ドレイン電位■。を数ナノ
秒間接地電位にしてがら■。ボルトニ上昇させることに
よって、通常の機能動作中にいつでも、ＲＯＳモードＫ
’Ｊ上セツトれる。これは、素子が用いられている装
置の動作中に、同一の配列体からＲＡＭ／ＲＯ８機能を
与える。
モ、す・セル２を配列体状に配置すること（・こよって
達成される。初期の電源のターン・オンの後、上記配列
体ばＲＯ８又はＲＡＭとして用いられる。上記配列体は
、リセット・パルスにより、ドレイン電位■。を数ナノ
秒間接地電位にしてがら■。ボルトニ上昇させることに
よって、通常の機能動作中にいつでも、ＲＯＳモードＫ
’Ｊ上セツトれる。これは、素子が用いられている装
置の動作中に、同一の配列体からＲＡＭ／ＲＯ８機能を
与える。
この簡単な回路トポロジーは、読取専用メモリの適用例
に於ける潜像メモリ動作を可能にし、しかもＲＡＭ動作
におけるダイナミンクな２進情報の記憶を可能にする。
に於ける潜像メモリ動作を可能にし、しかもＲＡＭ動作
におけるダイナミンクな２進情報の記憶を可能にする。
本発明に於て開示された回路は、従来技術の場合よシも
簡単なトポロジーを有している。
簡単なトポロジーを有している。
図は、回路に於ける２つの潜像ＲＡＭセルを示している
。 １．２・ −メモリ・セル、ろ・・・・リセット・パル
ス、■ ・・・・ハルレス型ドレイン！ 泣、Ｔ ・
自テ１ イブリージョン型Ｎチャンネル負荷ＦＥＴ素子、Ｔ ・
・・・第１エンハンスメント型Ｎ−ＩＦ−ヤンネルＦＥ
Ｔ素子、Ｔ ・・・・エンハンスメント型Ｐチャンろ
。 １．２・ −メモリ・セル、ろ・・・・リセット・パル
ス、■ ・・・・ハルレス型ドレイン！ 泣、Ｔ ・
自テ１ イブリージョン型Ｎチャンネル負荷ＦＥＴ素子、Ｔ ・
・・・第１エンハンスメント型Ｎ−ＩＦ−ヤンネルＦＥ
Ｔ素子、Ｔ ・・・・エンハンスメント型Ｐチャンろ
Claims (1)
- 【特許請求の範囲】 パルス型ドレイン電位と第１７−ドとの間に接続された
ドレイン／ソース路及び上記第１ノードに接続されたゲ
ートを有するデイプリーソヨン型Ｎチャンネル負荷ＦＥ
Ｔ素子と、 上記第１７−ドと接地電位との間に接続されたドレイン
／ソース路及び第２７−ドに接続されたゲートを有する
第１−Ｉ−ンハンスメント型ＮチャンネルＦＥＴ素子と
、 上記パルス型ドレイン電位と上記第２ノードとの間に接
続されたドレイン／ソース路及び上記第１７−ドに接続
されたゲートを有するエンハンスメント型Ｐチャンネル
ＦＥＴ素子と、 上記第２ノードと上記接地電位との間に接続されたソー
ス／ドレイン路及び上記第１ノ〜ドに接続されたゲート
を有する第２エンハンスメント型ＮチヤンネルＦＥＴ素
子とを有し、 上記第１ノードは上記パルス型ドレイン電位がターン・
オンされたときに上記第２７−ドよシも迅速に充電され
て上記回路のための潜像メモリ動作を行い、上記回路は
該回路に選択された２進状態をダイナミックに記憶する
ために上記第１７−ド又は上記第２ノードに正電位又は
接地電位を選択的に加えることによりＲＡＭ回路として
動作することを特徴とする、 潜像メモリ・セル。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/454,314 US4418401A (en) | 1982-12-29 | 1982-12-29 | Latent image ram cell |
| US454314 | 1982-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59124094A true JPS59124094A (ja) | 1984-07-18 |
| JPH0230118B2 JPH0230118B2 (ja) | 1990-07-04 |
Family
ID=23804138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58180857A Granted JPS59124094A (ja) | 1982-12-29 | 1983-09-30 | メモリ回路 |
Country Status (4)
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Patent Citations (1)
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|---|---|---|---|---|
| JPS5845695U (ja) * | 1981-09-22 | 1983-03-28 | 和泉 輝義 | 二重フイルタ−パイプ |
Also Published As
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| DE3377955D1 (en) | 1988-10-13 |
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