JPH03150920A - オン‐オフ比調節のための回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はオン−オフ比を調節するための回路装置に関
するものである。

〔従来の技術〕

しばしば、処理すべきパルス状信号のオン−オフ比が、
後続の回路により処理され得るように、１つの定められ
た範囲内にあることが必要である。

この範囲の許容誤差はいくつかの集積回路では非常に狭
く、またそれを守るのに大きな困難を伴う。

このような制約を回避するため、オン−オフ比調節器を
前段に接続することが行われる。

オン−オフ比の調節はたとえば文献ｒＥＬｒａｄ」第１
２巻／１９８８、第８５頁以下に記載されているＰＬＬ
回路により行われる。ここでは発振器が、周波数および
位相が入力信号と一致する出力信号を発生する。出力信
号のオン−オフ比は入力信号のオン−オフ比と無関係で
あり、また発振器によってのみ決定される。しかし、入
力信号の周波数はＰＬＬ回路により捕捉可能な周波数範
囲のなかでのみ変化し得る。さらにオン−オフ比は温度
、供給電圧および出力側の負荷に無関係である。

〔発明が解決しようとする課題〕

本発明の課題は、オン−オフ比調節のための回路装置で
あって、パルス状の出力信号のオン−オフ比を入力信号
の周波数およびオン−オフ比に無関係に、また温度、供
給電圧および出力側の負荷に無関係に調節する回路装置
を提供することである。

（課題を解決するための手段〕 この課題は請求項１の特徴により解決される。

本発明の実施態様は請求項２以下にあげられている。

（実施例〕 以下、全体で６つの図面により本発明を一層詳細に説明
する。

第１図には本発明による原理回路装置が示されている。

第１の入力端子１は微分器２の入力端と接続されている
。微分器２の出力端はダイオード３を介してコンデンサ
４の第１の端子およびコンパレータ５の第１の入力端と
接続されている。コンデンサ４の第２の端子は固定電位
（たとえば接地）と接続されている。コンパレータ５の
第２の入力端８には参照電圧が与えられている。コンパ
レータ５の出力端は一方では出力端子６と、また他方で
は調節回路７の入力端と接続されている。

調節回路７の出力端はコンデンサ４の第１の端子と接続
されている。

第１図中の回路装置の点ＡないしＤにおける４つの信号
の時間的経過を示す第５図と結び付けて、本発明による
原理回路の機能を一層詳細に説明する。入力端子１にパ
ルス状の入力信号が与えられ、微分器２の入力端に達す
る。この信号は第５図のＡに示されている。微分器２は
短いパルスを正のエツジから形成しく第５図の已に示さ
れている）、そのパルス長さは入力信号のオン−オフ比
に無関係である。ダイオード３を介して各パルスにより
コンデンサ４が充電される。コンデンサ４は！１１＃回
路７により設定された電流■。により放電される。コン
デンサ４における電圧の時間的経過は第５図のＣに示さ
れている。コンパレータ５はコンデンサ４における電圧
をコンパレータ５の第２の入力端に与えられている参照
電圧と比較する。しかしコンパレータ５は飽和状態で作
動するドライバー段によって置換されてもよい、出力端
子６に再びパルス状の信号が生ずる。この信号の時間的
経過は第５図のＤに示されている。調節回路７はコンパ
レータ５の出力信号のオン−オフ比に関係してコンデン
サ４の放電電流Ｉ、を設定し、また出力信号のオン−オ
フ比を調節回路７の内部で定められた値に調節する。

第２図に示されている原理回路装置は単に、調節回路の
詳細な図示により第１図に示されている原理回路装置と
相違している。従って第１図中に用いられている符号が
同じ回路構成要素に対して用いられている。ｔＪ４！ｆ
Ｙ回路７は２つのブロック９．１０に分割されている。

ブロック９は、コンパレーク５の出力端に生ずる信号の
オン−オフ比に比例する電圧を発生する測定回路を含ん
でいる。ブロック１０は、測定回路９の出力電圧に関係
してコンデンサ４の放電電流１ｃを設定する制御回路を
含んでいる。第２図に示されている原理回路装置の機能
は第１図に示されているそれに相当する。

第３図にはブロック９．１０の具体例を有する第２図と
同一の原理回路装置が示されている。第１図および第２
図から既に知られている符号が再び同一の回路構成要素
に対して用いられている。

測定回路９はコンパレータ１１とその後に接続されてい
る低域通過フィルタ１２．１３とにより形成される。

コンパレータ１１はコンパレータ５の出力電圧を端子２
１に与えられている参照電圧と比較し、また急峻なエツ
ジの信号を形成する。この信号の時間的経過は第５図の
已に示されている。この急峻なエツジの信号は低域通過
フィルタ１２．１３の入力端に与えられている。低域通
過フィルタは抵抗１２およびコンデンサ１３により形成
される。

低域通過フィルタ１２．１３の入力端は抵抗１２の一方
の端子と、また低域通過フィルタ１２．１３の出力端は
抵抗１２の他方の端子と接続されている。コンデンサ１
３の第１の端子は抵抗１２の他方の端子と、またコンデ
ンサ１３の第２の端子は固定電位（たとえば接地）と接
続されている。

コンデンサ１３はコンパレータ１１の出力信号のパルス
により充電される。それによりコンデンサ１３にコンパ
レータ１１の出力信号のオン−オフ比に比例する出力電
圧が生ずる。オン−オフ比がたとえば５０％であれば、
低域通過フィルタのコンデンサ１３には出力電圧の半分
の電圧が与えられる。

制御回路１０は第３図中で別のコンパレータ１４、その
後に接続されている別の低域通過フィルタ１５．１６．
１７およびエンハンスメント形ＭＯ３ＦＥＴ１Ｂにより
形成される。コンパレータ１４の第１の入力端には低域
通過フィルタ１２．１３から発生された出力電圧が与え
られ、またこのコンパレータの第２の入力端には分圧器
１９．２０により決定される参照電圧が与えられる。コ
ンパレータ１４の後に接続されている低域通過フィルタ
１５．１６．１７は２つの直列に接続されている抵抗１
５．１６から成っており、これらの抵抗はコンデンサ１
７を介して固定電位（たとえば接地）と接続されている
。抵抗１５．１６の直列回路はＭＯ３ＦＥＴ１Ｂのゲー
ト端子と接続されている中間取り出し点を設けられてい
る０Ｍ０３ＦＥＴ１Ｂの負荷バスはコンデンサ４に対し
て並列に接続されている。

分圧器１９．２０により予め定められた参照電圧は出力
端子６から取り出し可能な出力信号のオン−オフ比を決
定する。この参照電圧は低域通過フィルタ１２．１３の
出力電圧と比較される。コンパレータ１４の出力信号は
低域通過フィルタ１５．１６．１７を経てトランジスタ
１８のゲート端子に到達する。この負荷バスを経てゲー
ト電圧に関係してコンデンサ４の放ｉｔ流■、が流れる
。

こうしてコンパレータ５の出力信号のオン−オフ比がコ
ンパレータ１４における参照電圧に比例する値に調節さ
れる。コンパレータ１４の後に接続されている低域通過
フィルタ１５．１６．１７は、調節回路が振動するのを
防止するが、それは回路が相応に設計されている際には
省略され得る。抵抗１６は低域通過フィルタ１５．１６
．１７の追加的な減衰要素としての役割をする。

第４図には、制御回路１０を除いて第３図と同一の回路
装置が示されている。それは単に制御回路１０の別の具
体例および追加的に微分器２の具体例により相違してい
る。制御回路ｌＯはここではコンパレータ２９およびそ
の後に接続されている抵抗２４により形成される。コン
パレータ２９の第１の入力端には低域通過フィルタ１２
．１３の出力端が与えられる。コンパレータ２９の第２
の入力端には再び分圧器２２．２３から取り出される参
照電圧が与えられる。コンパレータ２９の出力端は抵抗
２４を介してコンデンサ４の第Ｉの入力端と接続されて
いる。

第３図中に示されている制御回路１０と比較してここで
はコンパレータ２９は逆に作動する。それにより放を電
流ｒｅがコンパレータ２９の後に接続されている抵抗２
４を介して直接にｍ１ｌｆｆされる。

微分器２は第４図中では２つのインバータ２５．２６、
伝播時間要素２７およびノアゲート２８により形成され
る。微分器２の入力端は第１のインバータ２５の入力端
と接続されている。その出力端は一方では第２のインバ
ータ２６０入力端と、また他方ではノアゲート２８の第
１の入力端と接続されている。第２のインバータ２６の
出力端は伝播時間要素２７を介してノアゲート２８の第
２の入力端と接続されている。ノアゲート２８の出力端
からは微分器２の出力信号が取り出し可能である。

微分器２の出力信号は入力信号の上昇エツジによっての
み決定される。出力パルスの継続時間は伝播時間要素２
７により決定されている。

第５図には第１図ないし第４図に回路装置の黒人ないし
Ｄにおける時間的信号経過が示されている。破線で示さ
れている直線は、入力端８における参照電圧により予め
定められているコンパレータ５のしきいを示す。

第５図には更に第３図および第４図の点已における時間
的信号経過も示されている。破線で示されている直線は
、２１に与えられている参照電圧を有するコンパレータ
１１のしきいを示す。

第３図の原理回路による集積可能な本発明による回路装
置が第６図に詳細に示されている。ＭＯＳテクノロジー
で実現されたこの回路装置は、インバータ２５として作
動するエンハンスメント形ＭＯ３ＦＥＴ３７と、インバ
ータ２５として作動するエンハンスメント形ＭＯ３ＦＥ
Ｔ３８と、偶数個、ここでは４つのエンハンスメント形
ＭＯ３Ｆ巳Ｔ３９・・・４２から成る遅延要素と、２つ
のエンハンスメント形ＭＯ３ＦＥＴ４３および４４によ
り形成されたノアゲートとを有する微分器２を有スる。

エンハンスメント形ＭＯ３ＦＥＴ３７・・・４２の負荷
バスの第１の端子は抵抗として接続されているデイプレ
ッション形ＭＯ３ＦＥＴ３０・・・３５を介して供給電
圧Ｕ８゜と、またこの負荷バスの第２の端子は接地点と
接続されている。エンハンスメント形ＭＯ３ＦＥＴの負
荷バスおよび抵抗の直列回路は、それぞれ後続のエンハ
ンスメント形ＭＯ３ＦＥＴのゲート端子と接続されてい
る中間取り出し点を設けられている。ノアゲートは両エ
ンハンスメント形ＭＯ３ＦＥＴ４３および４４により形
成される。ノアゲートの負荷バスはデイプレッション形
ＭＯ３ＦＥＴ３６としてＭＯＳＦＥＴ４３．４４の接続
されているドレイン端子と供給電圧ＵＤ１１との間に接
続されている。遅延要素の出力端は一方ではＭＯＳＦＥ
Ｔ４３．４４の負荷バスを介して接地点と、また他方で
は微分器２の出力端と接続されている。ＭＯＳＦＥＴ４
４のゲート端子はインバータ２５の出力端と接続されて
いる。ダイオード３はここではスイッチングトランジス
タとして作用するエンハンスメント形ＭＯ３ＦＥＴ４６
により置換される。その負荷バスの第１の端子は抵抗と
して接続されているデイプレッション形ＭＯ３ＦＥＴ４
５を介して供給電圧と接続されている。負荷バスの他方
の端子はコンパレータ５の入力端と接続されている。コ
ンデンサ４に対しては非常に小さいキャパシタンスしか
必要でないので、コンパレータ５の後続のエンハンスメ
ント形ＭＯ３ＦＥＴ４９のゲート−ソース間キャパシタ
ンスおよび導線キャパシタンスならびにＭＯＳＦＥＴ４
６のドレイン−ソース間キャパシタンスにより形成され
る寄住ヰ中パシタンスで十分である。コンパレータはエ
ンハンスメント形ＭＯＳＦＥ７４９　；　５０および抵
抗として接続されているデイプレッション形ＭＯ３ＦＥ
Ｔ４７；４８により形成される２つの直列に接続されて
いる増幅器段を設けられている。エンハンスメント形Ｍ
Ｏ３ＦＥＴ４９ｉ５０の負荷バスの第１の端子は抵抗４
７；４Ｂを介して供給電圧と接続されている。エンハン
スメント形ＭＯ３ＦＥＴ４９；５０の負荷バスの他方の
端子は接地点と接続されている。ＭＯＳＦＥＴ４９；５
０および抵抗４７；４８の直列回路は、後続の増幅器段
のＭＯＳＦＥＴのゲート端子と接続されている中間取り
出し点を設けられている。第１および第２の増幅器段の
出力端はエンハンスメント形ＭＯ３ＦＥＴ５１．５２に
より形成されたプッシュプル段と接続されている。プッ
シュプル段５１．５２の出力端は出力端子６と接続され
ている。コンパレータｌｌはコンパレータ５と同一の仕
方でエンハンスメント形ＭＯ３ＦＥＴ５５　；　５６お
よび抵抗として接続されているデイプレッジラン形ＭＯ
Ｓ　Ｆ　ＥＴ５３；５４から構成されている。プッシュ
プル段は、ここでは入力信号レベルが十分に大きいので
、必要でない、その他の回路は第３図で説明された回路
に相当する。追加的に低域通過フィルタにコンデンサ５
７．５８が設けられており、その第１の端子は供給電圧
Ｕ。と、またその第２の端子は抵抗１２ｉ１６およびコ
ンデンサ１３；１７の直列回路の中間取り出し点と接続
されている。それにより、低域通過フィルタの出力端に
供給電圧のスイッチオンの際に供給電圧の半分の電圧が
与えられ、またこうして５０％の初期値を有するオン−
オフ比が設定されることが保証される。

第６図に示されている実施例の機能は第３図で説明され
たそれに相当する。

〔発明の効果〕

第１図、第２図、第３図、第４図および第６図の本発明
による回路装置は、オン−オフ比が入力信号の周波数お
よびオン−オフ比に無関係であるという利点を有する。

同じく温度変化、供給電圧の変動および種々の出力側負
荷により与えられる変動が調節回路により補償される。

【図面の簡単な説明】

第１図ないし第４図は本発明による原理回路装置、第５
図は第１図ないし第４図に示されている回路装置の５つ
の信号の時間的経過、第６図は第３図による本発明によ
る回路装置の実施例を示す図である。 ■・・・入力端子 ２・・・微分器 ３・・・ダイオード ４・・・コンデンサ ５・・・コンパレータ ６・・・出力端子 ７・・・調節回路 ９・・・測定回路 ＩＯ・・・制御回路 １１・・・コンパレータ １２．１３・・・低域通過フィルタ １４・・・コンパレータ １５〜１７・・・低域通過フィルタ ２２．２３・・・分圧器 ２５．２６・・・インバータ ２７・・・遅延線 ２８・・・ノアゲート ２９・・・コンパレータ Ｉ０３

Claims (1)

1. 【特許請求の範囲】 １）ａ）パルス状の入力信号を与えられている微分器（
   ２）と、 ｂ）微分器（２）の後に接続されているダイオード（３
   ）と、 ｃ）第１の端子でダイオード（３）と接続されており、
   また第２の端子に固定電位を与えられているコンデンサ
   （４）と、 ｄ）コンデンサ（４）に与えられている電圧を参照電圧
   と比較し、また出力信号としてコンデンサ（４）の放電
   電流（Ｉ＿ｃ）に関係するオン−オフ比を有するパルス
   列を発生するコンパレータ（５）と、 ｅ）コンパレータ（５）の出力信号のオン−オフ比に関
   係してコンデンサ（４）の放電電流（Ｉ＿ｃ）を設定す
   る調節回路（７）とを含んでいることを特徴とするオン
   −オフ比調節のための回路装置。 ２）調節回路（７）が ａ）コンパレータ（５）により発生される出力信号のオ
   ン−オフ比に比例する出力電圧を発生する測定回路（９
   ）と、 ｂ）測定回路（９）の出力電圧に関係してコンデンサ（
   ４）の放電電流を制御する制御回路（１０）と を含んでいることを特徴とする請求項１記載のオン−オ
   フ比調節のための回路装置。 ３）測定回路（９）が ａ）第１のコンパレータ（５）の出力信号を参照電圧と
   比較し、また出力信号を発生する第２のコンパレータ（
   １１）と、 ｂ）第２のコンパレータ（１１）の後に接続されており
   、出力信号を発生する第１の低域通過フィルタ（１２、
   １３）と を含んでいることを特徴とする請求項２記載のオン−オ
   フ比調節のための回路装置。 ４）制御回路（１０）が ａ）測定回路（９）の出力信号を参照電圧と比較する第
   ３のコンパレータ（１４）と、 ｂ）第３のコンパレータ（１４）の後に接続されており
   、出力信号を発生する低域通過フィルタ（１５、１６、
   １７）と ｃ）制御端子に低域通過フィルタの出力信号を供給され
   、また負荷バスでコンデンサ（４）に対して並列に接続
   されている制御可能な半導体要素と を含んでいることを特徴とする請求項２記載のオン−オ
   フ比調節のための回路装置。 ５）制御回路（１０）が ａ）測定回路（９）の出力信号を所与の参照電圧と比較
   し、また出力端から取り出し可能な出力電圧を発生する
   第３のコンパレータ（１４）と、 ｂ）第１の端子でコンデンサ（４）の第１の端子と接続
   されており、また第２の端子でコンパレータの出力端と
   接続されている抵抗と を含んでいることを特徴とする請求項２記載のオン−オ
   フ比調節のための回路装置。 ６）微分器（２）が２つのインバータ（２５、２６）、
   １つの遅延線（２７）および１つのノアゲート（２８）
   により、 ａ）微分器（２）の入力端が第１のインバータ（２５）
   の入力端と接続されており、 ｂ）第１のインバータ（２５）の出力端が第２のインバ
   ータ（２６）を介して遅延線（２７）の入力端と接続さ
   れており、 ｃ）第１のインバータ（２５）の出力端がノアゲート（
   ２８）の第１の入力端と接続されており、 ｄ）遅延線（２７）の出力端がノアゲート（２８）の第
   ２の入力端と接続されており、 ｅ）ノアゲート（２８）の出力端が微分器（２）の出力
   端と接続されている ように形成されることを特徴とする請求項１記載のオン
   −オフ比調節のための回路装置。