JPH0315096A - 表示制御装置 - Google Patents
表示制御装置Info
- Publication number
- JPH0315096A JPH0315096A JP1151443A JP15144389A JPH0315096A JP H0315096 A JPH0315096 A JP H0315096A JP 1151443 A JP1151443 A JP 1151443A JP 15144389 A JP15144389 A JP 15144389A JP H0315096 A JPH0315096 A JP H0315096A
- Authority
- JP
- Japan
- Prior art keywords
- data
- parallel
- serial
- display
- display data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロコンピュータ等に使用する表示制御装
置に関する。
置に関する。
従来の技術
第２図は従来の表示制御装置の表示部の構成を示してい
る。第２図に釦いて、２１ぱ記憶素子であり、パラレル
状の表示データが蓄えられている。
る。第２図に釦いて、２１ぱ記憶素子であり、パラレル
状の表示データが蓄えられている。
表示データは２２のパラレルー／リアリ変換部に１／（
ドントクロソク）×（表示データ・バス中冨）ごとにラ
，，チされ、ドットクロックに同期したビデオ信号に変
換される。
ドントクロソク）×（表示データ・バス中冨）ごとにラ
，，チされ、ドットクロックに同期したビデオ信号に変
換される。
発明が解決しようとする課題
しかしながら、上記従来の表示制御装置ではド７トクロ
ノクが高速になった場合に、パラレルノリアル変換部で
ドソトクロックに同期したビデオ信号を作成する際に、
スタンダードなＩＣでは出力データをトグルさせるのに
数十Ｍ｝｛ｚ−１でしか対応することができないという
問題があった。
ノクが高速になった場合に、パラレルノリアル変換部で
ドソトクロックに同期したビデオ信号を作成する際に、
スタンダードなＩＣでは出力データをトグルさせるのに
数十Ｍ｝｛ｚ−１でしか対応することができないという
問題があった。
本発明はこのような従来の問題を解決するものであり、
従来装置に比べ ドノトクロノクの２倍まで対応するこ
とのできる優れた表示制御装置を提供することを目的と
するものである。
従来装置に比べ ドノトクロノクの２倍まで対応するこ
とのできる優れた表示制御装置を提供することを目的と
するものである。
課題を解決するための手段
本発明は上記目的を達或するために、表示データを偶数
ビソトからなるンリアルデータ列に変換する機能と奇数
ビノトからなるシリアルデータ列に変換する機能を設け
、それぞれのシリアルテ゛ータ列からドントクロノクに
同期したビデオ信号を作成するようにしたものである。
ビソトからなるンリアルデータ列に変換する機能と奇数
ビノトからなるシリアルデータ列に変換する機能を設け
、それぞれのシリアルテ゛ータ列からドントクロノクに
同期したビデオ信号を作成するようにしたものである。
作用
したがって、本発明によれば、表示データを偶数ピノト
／リアルデータ列と奇数ピノトシリアルデータ列とに分
けてパラレルーシリアル変換することによって従来のス
タンダードなＩＣで回路を構或した場合でも、ドソトク
ロックの２倍１で対応できるという効果を有する。
／リアルデータ列と奇数ピノトシリアルデータ列とに分
けてパラレルーシリアル変換することによって従来のス
タンダードなＩＣで回路を構或した場合でも、ドソトク
ロックの２倍１で対応できるという効果を有する。
実施例
第１図は本発明の一実施例の構成の概略を示すものであ
る。第１図にち・いて１１は中央処理部であり、表示制
御装置全体の制御を釦こなう。１２は主記憶素子であり
、中央処理部１１がふ・こなう制御に必要なコードデー
タ（プログラム等）が蓄えられている。１３は表示デー
タ記憶素子であり、パラレル状の表示データが蓄えられ
ている。１４はパラレル状の表示データのうち、偶数ビ
ノトのデータをンリアルデータ列に変換するバラレルー
ンリアル変換部であり、１５は表示データのうち奇数ビ
ｙ｝のデータをシリアルデータ列に変換するパラレルー
シリアル変換部である。１６ぱ１４，１６で生成された
シリアルデータ列を合或し、表示装置のドノトクロノク
に同期したビデオ信号に変換する部分である。従来装置
の場合では、パラレル状の表示データを直接表示装置の
ドノトクロックに同期したビデオ信号にパラレルーシリ
アル変換している。
る。第１図にち・いて１１は中央処理部であり、表示制
御装置全体の制御を釦こなう。１２は主記憶素子であり
、中央処理部１１がふ・こなう制御に必要なコードデー
タ（プログラム等）が蓄えられている。１３は表示デー
タ記憶素子であり、パラレル状の表示データが蓄えられ
ている。１４はパラレル状の表示データのうち、偶数ビ
ノトのデータをンリアルデータ列に変換するバラレルー
ンリアル変換部であり、１５は表示データのうち奇数ビ
ｙ｝のデータをシリアルデータ列に変換するパラレルー
シリアル変換部である。１６ぱ１４，１６で生成された
シリアルデータ列を合或し、表示装置のドノトクロノク
に同期したビデオ信号に変換する部分である。従来装置
の場合では、パラレル状の表示データを直接表示装置の
ドノトクロックに同期したビデオ信号にパラレルーシリ
アル変換している。
上記実施例において、ビデオ信号作成の流れを第３図に
、そのタイミングを第４図に示す。第４図は１６ビット
長のパラレル状のデータ１００１１０１１００１１１０
１０（ｂｐｏ Ｍ ｂｐ＋ｓ）を１６ピット長の／リア
ルデータに変換するタイミングを示している。表示装置
のドットクロックを基本クロノクとし、そのクロノクに
同期し、２分の１の周波数を持つクロノクを偶数ビット
シフトクロノク，偶数ビットシフトクロノクの位相を半
周期ずらした奇数ピソトンフトクロックを作戊する。偶
数ビットのデータは、偶数ビノト７フトクロックに同期
した１０１１０１１１（ｂｐｏ一ｂｐ ＋ ４ ）のン
リアルデータ列に変換し、奇数ビノトのデータは、奇数
ビットソフトクロックに同期した０ １ ０ １ ０
１０ ０ （ ｂｐ ＋ ＜” ｂｐ， ５ ） Ｃｌ
シ！Ｊ ７ ルデータ列に変換する。各シリアルデー
タ列のうち、ふ・の釦ののシフトクロノクがアクティブ
である期間のデータを有効データとし、それぞれの有効
デタを合成することにより、本来のビデオ信号１００１
１０１１００１１１０１０（ｂｐｏ→ｂｐ，ｓ）を得る
ことができる。
、そのタイミングを第４図に示す。第４図は１６ビット
長のパラレル状のデータ１００１１０１１００１１１０
１０（ｂｐｏ Ｍ ｂｐ＋ｓ）を１６ピット長の／リア
ルデータに変換するタイミングを示している。表示装置
のドットクロックを基本クロノクとし、そのクロノクに
同期し、２分の１の周波数を持つクロノクを偶数ビット
シフトクロノク，偶数ビットシフトクロノクの位相を半
周期ずらした奇数ピソトンフトクロックを作戊する。偶
数ビットのデータは、偶数ビノト７フトクロックに同期
した１０１１０１１１（ｂｐｏ一ｂｐ ＋ ４ ）のン
リアルデータ列に変換し、奇数ビノトのデータは、奇数
ビットソフトクロックに同期した０ １ ０ １ ０
１０ ０ （ ｂｐ ＋ ＜” ｂｐ， ５ ） Ｃｌ
シ！Ｊ ７ ルデータ列に変換する。各シリアルデー
タ列のうち、ふ・の釦ののシフトクロノクがアクティブ
である期間のデータを有効データとし、それぞれの有効
デタを合成することにより、本来のビデオ信号１００１
１０１１００１１１０１０（ｂｐｏ→ｂｐ，ｓ）を得る
ことができる。
このように、上記実施例によれば、１４．１５のパラレ
ルτシリアル変換部は表示データを偶数ビット・奇数ビ
ットに分けてパラレルーシリアル変換するため、出力デ
ータのトグルのスピードはドットクロソクの２分の１の
周波数１で釦とすことができる。したがって、トグルの
スピードに着眼してみると、従来に比べ２倍のドットク
ロソクのスピード１で対応することができるという利点
を有する。
ルτシリアル変換部は表示データを偶数ビット・奇数ビ
ットに分けてパラレルーシリアル変換するため、出力デ
ータのトグルのスピードはドットクロソクの２分の１の
周波数１で釦とすことができる。したがって、トグルの
スピードに着眼してみると、従来に比べ２倍のドットク
ロソクのスピード１で対応することができるという利点
を有する。
発明の効果
本発明は上記実施例より明らかなように、表示データを
パラレルーンリアル変換する際に、偶数ビノト・奇数ピ
ノトに分けてンリアルテ゛一夕列に変換するようにした
ものであり、従来装置に比べ２倍のドントクロソク１て
対応することができるという利点を有する。
パラレルーンリアル変換する際に、偶数ビノト・奇数ピ
ノトに分けてンリアルテ゛一夕列に変換するようにした
ものであり、従来装置に比べ２倍のドントクロソク１て
対応することができるという利点を有する。
第１図は本発明の一実施例にふ・ける表示装置の概略ブ
ｏノク図、第２図は従来の表示装置の概略プロソク図、
第３図はビデオ信号作成の流れ図、第４図はビデオ信号
作成のタイミング図である。 １１・・・・・中央処理部、１２・・主記憶素子、１３
・表示データ記憶素子、１４ ・・・偶数ピノトパラレ
ルーシリアル変換部、１６・・・・奇数ビットハラレル
ーシリアル変換部、１６・・・・ビデオ信号作成部、２
１・・・・記憶素子、２２・・・ バラレルー／リアル
変換部。
ｏノク図、第２図は従来の表示装置の概略プロソク図、
第３図はビデオ信号作成の流れ図、第４図はビデオ信号
作成のタイミング図である。 １１・・・・・中央処理部、１２・・主記憶素子、１３
・表示データ記憶素子、１４ ・・・偶数ピノトパラレ
ルーシリアル変換部、１６・・・・奇数ビットハラレル
ーシリアル変換部、１６・・・・ビデオ信号作成部、２
１・・・・記憶素子、２２・・・ バラレルー／リアル
変換部。
Claims (1)
- 装置内外の記憶素子あるいは記憶装置に蓄えられている
表示データを偶数ビットからなるシリアルデータ列と奇
数ビットからなるシリアルデータ列に変換する変換部と
、上記２種類のシリアルデータから表示装置のドットク
ロックに同期したビデオ信号を作成する信号作成部を備
えた表示制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151443A JPH0315096A (ja) | 1989-06-13 | 1989-06-13 | 表示制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1151443A JPH0315096A (ja) | 1989-06-13 | 1989-06-13 | 表示制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0315096A true JPH0315096A (ja) | 1991-01-23 |
Family
ID=15518716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1151443A Pending JPH0315096A (ja) | 1989-06-13 | 1989-06-13 | 表示制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0315096A (ja) |
-
1989
- 1989-06-13 JP JP1151443A patent/JPH0315096A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60219675A (ja) | 時間軸変換回路 | |
| JPH02192337A (ja) | 位相調整回路 | |
| JPH0315096A (ja) | 表示制御装置 | |
| JPS63285682A (ja) | 電子イメージ処理方法及び回路 | |
| JPS57197961A (en) | Conversion system for image data | |
| JP2574312B2 (ja) | 高速アダマ−ル変換装置 | |
| SU918952A1 (ru) | Устройство дл преобразовани по функци м Уолша | |
| JP2536489B2 (ja) | 圧縮デ−タ復号化装置 | |
| JPS6212917B2 (ja) | ||
| JPS59131214A (ja) | 信号遅延回路 | |
| JPS6154535A (ja) | 最大値最小値演算回路 | |
| JPH0754913B2 (ja) | デ−タ変換回路 | |
| JP2007124191A (ja) | 周波数信号変換回路及び周波数信号変換方法 | |
| JPH0438017A (ja) | シリアル‐パラレル変換回路 | |
| SU1481896A1 (ru) | Преобразователь двоичного кода в унитарный код | |
| KR920004439Y1 (ko) | 데이타 변환회로 | |
| SU720767A1 (ru) | Устройство тактовой синхронизации | |
| JPS60237714A (ja) | デイジタル信号発生装置 | |
| JPH0339423B2 (ja) | ||
| JPS59114920A (ja) | Ｄ／ａ変換装置 | |
| JPS6039239A (ja) | 直並列変換回路 | |
| JPH09281197A (ja) | ドライブ信号生成回路 | |
| JPS5943788B2 (ja) | 電子機器 | |
| JPS6375795A (ja) | 電子楽器 | |
| JPH0553758A (ja) | シリアル・パラレル信号変換回路 |