JPH0754913B2 - デ−タ変換回路 - Google Patents
デ−タ変換回路Info
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- JPH0754913B2 JPH0754913B2 JP60151209A JP15120985A JPH0754913B2 JP H0754913 B2 JPH0754913 B2 JP H0754913B2 JP 60151209 A JP60151209 A JP 60151209A JP 15120985 A JP15120985 A JP 15120985A JP H0754913 B2 JPH0754913 B2 JP H0754913B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ変換回路に関する。
従来，入力したデータのフォーマットを変換（例えば，
データ語長の変換や上位下位逆転）するデータ変換回路
として，第４図に示されるものが用いられていた。第４
図において,1-1〜1-lは入力データを入力するデータ入
力端子,2-1〜2-mは制御データを入力する制御データ入
力端子,3はクロック信号を入力するクロック入力端子,4
-1〜4-nは変換されたデータを出力するデータ出力端子
を示し，変換部５と制御部６′とから成る。
データ語長の変換や上位下位逆転）するデータ変換回路
として，第４図に示されるものが用いられていた。第４
図において,1-1〜1-lは入力データを入力するデータ入
力端子,2-1〜2-mは制御データを入力する制御データ入
力端子,3はクロック信号を入力するクロック入力端子,4
-1〜4-nは変換されたデータを出力するデータ出力端子
を示し，変換部５と制御部６′とから成る。
変換部５は，少なくとも１個の遅延回路51と該遅延回路
51の出力を第１の入力端子より入力し，その出力を変換
して出力端子より出力するゲート回路52-k（１≦ｋ≦
ｉ）を単位回路50-kとして,i段縦続接続されている。即
ち，初段の単位回路50-1は，遅延回路51の入力端子がデ
ータ入力端子1-1〜1-lに接続され，ゲート回路52-1の出
力端子が次段の単位回路50-2の遅延回路51の入力端子に
接続されるというように順々に接続され，最終段の単位
回路50-iは，ゲート回路52-iの出力端子がデータ出力端
子4-1〜4-nに接続されている。
51の出力を第１の入力端子より入力し，その出力を変換
して出力端子より出力するゲート回路52-k（１≦ｋ≦
ｉ）を単位回路50-kとして,i段縦続接続されている。即
ち，初段の単位回路50-1は，遅延回路51の入力端子がデ
ータ入力端子1-1〜1-lに接続され，ゲート回路52-1の出
力端子が次段の単位回路50-2の遅延回路51の入力端子に
接続されるというように順々に接続され，最終段の単位
回路50-iは，ゲート回路52-iの出力端子がデータ出力端
子4-1〜4-nに接続されている。
一方，制御部６′は，変換部５の単位回路50-k対応に，
ゲート回路62-kを有しており，各ゲート回路62-kの入力
端子は制御データ入力端子2-1〜2-mに，その各出力端子
は各単位回路50-kのゲート回路52-kの第２の入力端子に
接続され，変換用制御データを各単位回路50-kに供給し
ている。
ゲート回路62-kを有しており，各ゲート回路62-kの入力
端子は制御データ入力端子2-1〜2-mに，その各出力端子
は各単位回路50-kのゲート回路52-kの第２の入力端子に
接続され，変換用制御データを各単位回路50-kに供給し
ている。
又，クロック入力端子３から供給されるクロック信号
は，各遅延回路51のクロック入力端子に接続されてい
る。又，各段の単位回路50-kの入力本数と出力本数は，
一般には相異していることに注意されたい。例えば，初
段の単位回路50-1のゲート回路52-1の第１の入力端子の
本数はｌ本であるが，その第２の入力端子及び出力端子
の本数は必ずしもｌ本であることは限らない。同様に，
制御部６′の各ゲート回路62-kの出力端子の本数も，一
般には相異している。
は，各遅延回路51のクロック入力端子に接続されてい
る。又，各段の単位回路50-kの入力本数と出力本数は，
一般には相異していることに注意されたい。例えば，初
段の単位回路50-1のゲート回路52-1の第１の入力端子の
本数はｌ本であるが，その第２の入力端子及び出力端子
の本数は必ずしもｌ本であることは限らない。同様に，
制御部６′の各ゲート回路62-kの出力端子の本数も，一
般には相異している。
上述した一般構成の従来のデータ変換回路に対し，第５
図に具体例を示して，第６図のタイムチャートを参照し
て，従来のデータ変換回路の動作について説明する。
図に具体例を示して，第６図のタイムチャートを参照し
て，従来のデータ変換回路の動作について説明する。
第５図は３段のデータ変換回路の例を示し，データ入力
端子，制御データ入力端子及びデータ出力端子をそれぞ
れ,1,2及び４として代表として示し，クロック入力端子
を省略している。又，遅延回路51も，各段に１個を代表
して示している。
端子，制御データ入力端子及びデータ出力端子をそれぞ
れ,1,2及び４として代表として示し，クロック入力端子
を省略している。又，遅延回路51も，各段に１個を代表
して示している。
データ入力端子１から入力データｘが入力する。制御デ
ータ入力端子２から制御データｈ〔ｇ｛ｆ（ ）｝〕が
入力する。制御部６′の各ゲート回路62-1,62-2及び62
-3は，それぞれ制御データｈ〔ｇ｛ｆ（ ）｝〕を入力
して，変換用制御データｆ（ ）,g｛ ｝及びｈ〔 〕
を，変換部５のゲート回路52-1,52-2,及び52-3へ出力す
る。
ータ入力端子２から制御データｈ〔ｇ｛ｆ（ ）｝〕が
入力する。制御部６′の各ゲート回路62-1,62-2及び62
-3は，それぞれ制御データｈ〔ｇ｛ｆ（ ）｝〕を入力
して，変換用制御データｆ（ ）,g｛ ｝及びｈ〔 〕
を，変換部５のゲート回路52-1,52-2,及び52-3へ出力す
る。
初段の単位回路50-1のゲート回路52-1は，遅延回路51を
介して入力した入力データｘを，ゲート回路62-1からの
変換用制御データｆ（ ）により,f（ｘ）に変換して，
次段の単位回路50-2へ出力する。２段目の単位回路50-2
のゲート回路52-2は，遅延回路51を介して入力したデー
タf(x)を，ゲート回路62-2からの変換用制御データｇ
｛ ｝により,g｛f(x)｝に変換して，最終段の単位回路
50-3へ出力する。最終段の単位回路50-3のゲート回路52
-3は，遅延回路51を介して入力したデータｇ｛f(x)｝
を，ゲート回路62-2からの変換用制御データｈ〔 〕に
より,h〔ｇ｛f(x)｝〕に変換して，データ出力端子４へ
出力する。ここで，制御データｈ〔ｇ｛f( ）｝〕は,b
1〔g1｛f1( ）｝〕,h1〔g1｛f2( ）｝〕，…,h3〔g3
｛f2( ）｝〕，及びh3〔g3｛f3( ）｝〕の27種類ある
と仮定し，それに応じて，ゲート回路62-1はf1（ ）,f
2（ ）及びf3（ ）を，ゲート回路62-2はg1｛ ｝,g2
｛ ｝及びg3｛ ｝を，ゲート回路62-3はh1〔 〕,h2
〔 〕及びh3〔 〕を出力するものとする。
介して入力した入力データｘを，ゲート回路62-1からの
変換用制御データｆ（ ）により,f（ｘ）に変換して，
次段の単位回路50-2へ出力する。２段目の単位回路50-2
のゲート回路52-2は，遅延回路51を介して入力したデー
タf(x)を，ゲート回路62-2からの変換用制御データｇ
｛ ｝により,g｛f(x)｝に変換して，最終段の単位回路
50-3へ出力する。最終段の単位回路50-3のゲート回路52
-3は，遅延回路51を介して入力したデータｇ｛f(x)｝
を，ゲート回路62-2からの変換用制御データｈ〔 〕に
より,h〔ｇ｛f(x)｝〕に変換して，データ出力端子４へ
出力する。ここで，制御データｈ〔ｇ｛f( ）｝〕は,b
1〔g1｛f1( ）｝〕,h1〔g1｛f2( ）｝〕，…,h3〔g3
｛f2( ）｝〕，及びh3〔g3｛f3( ）｝〕の27種類ある
と仮定し，それに応じて，ゲート回路62-1はf1（ ）,f
2（ ）及びf3（ ）を，ゲート回路62-2はg1｛ ｝,g2
｛ ｝及びg3｛ ｝を，ゲート回路62-3はh1〔 〕,h2
〔 〕及びh3〔 〕を出力するものとする。
第６図を参照して，タイミングT1において，データ入力
端子１より入力データx1が，制御データ入力端子２より
制御データh1〔g3｛f2（ ）｝〕が入力する。と同時
に，制御部６′の各ゲート回路62-1,62-2及び62-3は，
それぞれf2（ ）,g3｛ ｝及びh1〔 〕を出力する。
次のタイミングT2では，ゲート回路52-1がf2（x1）を出
力し，タイミングT3ではゲート回路52-2がg3｛f
2（x1）｝を出力し，タイミングT4ではゲート回路52-3
がh1〔g3｛f2（x1）｝〕を出力する。タイミングT1〜T4
の間，制御データ入力端子２より入力する制御データ
は,h1〔g3｛f2（ ）｝〕に保持される。そして，次の
タイミングT5で入力端子１より入力データx2が，制御デ
ータ入力端子２より制御データh3〔g3｛f1（ ）｝〕が
入力され，上述したのと同様の動作が繰り返される。従
って,4クロック周期毎に変換データが得られる。
端子１より入力データx1が，制御データ入力端子２より
制御データh1〔g3｛f2（ ）｝〕が入力する。と同時
に，制御部６′の各ゲート回路62-1,62-2及び62-3は，
それぞれf2（ ）,g3｛ ｝及びh1〔 〕を出力する。
次のタイミングT2では，ゲート回路52-1がf2（x1）を出
力し，タイミングT3ではゲート回路52-2がg3｛f
2（x1）｝を出力し，タイミングT4ではゲート回路52-3
がh1〔g3｛f2（x1）｝〕を出力する。タイミングT1〜T4
の間，制御データ入力端子２より入力する制御データ
は,h1〔g3｛f2（ ）｝〕に保持される。そして，次の
タイミングT5で入力端子１より入力データx2が，制御デ
ータ入力端子２より制御データh3〔g3｛f1（ ）｝〕が
入力され，上述したのと同様の動作が繰り返される。従
って,4クロック周期毎に変換データが得られる。
このように，従来のデータ変換回路では，ゲート回路52
-1〜52-iの動作が，制御データ入力端子2-1〜2-mからの
制御データに即時に応答している為に，データ入力端子
1-1〜1-lより入力された１つの入力データが，すべての
ゲート回路52-1〜52-iにおける処理を完了し，データ出
力端子4-1〜4-nに出力されるまで，制御データ入力端子
2-1〜2-mへの入力される制御データを固定させておく必
要がある。その為，変換制御の異なるデータの連続入力
ができず，時間的なデータ変換効率が低下し，変換速度
が低下するという欠点があった。
-1〜52-iの動作が，制御データ入力端子2-1〜2-mからの
制御データに即時に応答している為に，データ入力端子
1-1〜1-lより入力された１つの入力データが，すべての
ゲート回路52-1〜52-iにおける処理を完了し，データ出
力端子4-1〜4-nに出力されるまで，制御データ入力端子
2-1〜2-mへの入力される制御データを固定させておく必
要がある。その為，変換制御の異なるデータの連続入力
ができず，時間的なデータ変換効率が低下し，変換速度
が低下するという欠点があった。
本発明によるデータ変換回路は，第１図に示されるよう
に，少なくとも１つのデータ入力端子1-1〜1-lからの入
力データを少なくとも１つのデータ出力端子4-1〜4-nか
ら変換して出力する変換部５と，少なくとも１つの制御
データ入力端子2-1〜2-mからの制御データを入力する制
御部６とを有している。
に，少なくとも１つのデータ入力端子1-1〜1-lからの入
力データを少なくとも１つのデータ出力端子4-1〜4-nか
ら変換して出力する変換部５と，少なくとも１つの制御
データ入力端子2-1〜2-mからの制御データを入力する制
御部６とを有している。
変換部５は，少なくとも１個の遅延回路51と該遅延回路
51の出力を第１の入力端子より入力し，その出力を変換
して出力端子より出力するゲート回路52-k（１≦ｋ≦
ｉ）を単位回路50-kとして,i段縦続接続されている。即
ち，初段の単位回路50-1は，遅延回路51の入力端子がデ
ータ入力端子1-1〜1-lに接続され，ゲート回路52-1の出
力端子が次段の単位回路50-2の遅延回路51の入力端子に
接続されるというように順々に接続され，最終段の単位
回路50-iは，ゲート回路52-iの出力端子がデータ出力端
子4-1〜4-nに接続されている。
51の出力を第１の入力端子より入力し，その出力を変換
して出力端子より出力するゲート回路52-k（１≦ｋ≦
ｉ）を単位回路50-kとして,i段縦続接続されている。即
ち，初段の単位回路50-1は，遅延回路51の入力端子がデ
ータ入力端子1-1〜1-lに接続され，ゲート回路52-1の出
力端子が次段の単位回路50-2の遅延回路51の入力端子に
接続されるというように順々に接続され，最終段の単位
回路50-iは，ゲート回路52-iの出力端子がデータ出力端
子4-1〜4-nに接続されている。
一方，制御部６は，変換部５の各段の単位回路50-kに対
応して，単位回路50-kの遅延回路51と同じ遅延時間を持
つ少なくとも１個の遅延回路61と該遅延回路61の出力を
変換用制御データに変換してゲート回路52-kの第２の入
力端子へ出力するゲート回路62-kとを有している。そし
て，初段の遅延回路61の入力端子が制御データ入力端子
2-1〜2-mに接続され，初段の遅延回路61の出力端子が次
段の遅延回路61の入力端子に接続されるというように順
順に縦続に接続されている。
応して，単位回路50-kの遅延回路51と同じ遅延時間を持
つ少なくとも１個の遅延回路61と該遅延回路61の出力を
変換用制御データに変換してゲート回路52-kの第２の入
力端子へ出力するゲート回路62-kとを有している。そし
て，初段の遅延回路61の入力端子が制御データ入力端子
2-1〜2-mに接続され，初段の遅延回路61の出力端子が次
段の遅延回路61の入力端子に接続されるというように順
順に縦続に接続されている。
又，クロック入力端子から供給されるクロック信号は，
各遅延回路51及び各遅延回路61のクロック入力端子に接
続されている。
各遅延回路51及び各遅延回路61のクロック入力端子に接
続されている。
以下，本発明の実施例を図面を参照して詳細に説明す
る。
る。
第２図は本発明によるデータ変換回路の一実施例の構成
を示した図で，第５図と同一構成のものには同一参照符
号を示してある。第５図と異なる点は，制御部６が，ゲ
ート回路62-1,62-2及び62-3の前に遅延回路61が設けら
れていることである。
を示した図で，第５図と同一構成のものには同一参照符
号を示してある。第５図と異なる点は，制御部６が，ゲ
ート回路62-1,62-2及び62-3の前に遅延回路61が設けら
れていることである。
第３図は第２図の回路の動作を説明するためのタイムチ
ャートである。
ャートである。
タイミングT1において，データ入力端子１より入力デー
タx1が，制御データ入力端子２より制御データh1〔g
3｛f2（ ）｝〕が入力する。
タx1が，制御データ入力端子２より制御データh1〔g
3｛f2（ ）｝〕が入力する。
次のタイミングT2で，ゲート回路62-1は変換用制御デー
タf2（ ）を出力し，初段のゲート回路52-1は，遅延回
路51を介して入力した入力データx1を変換用制御データ
f2（ ）により,f2（x1）に変換して，次段の単位回路5
0-2へ出力する。又，データ入力端子１には次の入力デ
ータx2が，制御データ入力端子２には次の制御データh3
〔g2｛f1（ ）｝〕が入力する。
タf2（ ）を出力し，初段のゲート回路52-1は，遅延回
路51を介して入力した入力データx1を変換用制御データ
f2（ ）により,f2（x1）に変換して，次段の単位回路5
0-2へ出力する。又，データ入力端子１には次の入力デ
ータx2が，制御データ入力端子２には次の制御データh3
〔g2｛f1（ ）｝〕が入力する。
次のタイミングT3で，ゲート回路62-1は変換用制御デー
タf1（ ）を出力し，初段のゲート回路52-1は，遅延回
路51を介して入力した入力データx2を変換用制御データ
f1（ ）により,f1（x2）に変換して，次段の単位回路5
0-2へ出力する。と同時に，ゲート回路62-2は最初の変
換用制御データg3｛ ｝を出力し，次段のゲート回路52
-2は，遅延回路51を介して入力したデータf2（x1）を変
換用制御データg3｛ ｝により,g3｛f2（x1）｝に変換
して，最終段の単位回路50-3へ出力する。又，データ入
力端子１には入力データx3が，制御データ入力端子２に
は制御データh2〔g2｛f3（ ）｝〕が入力する。
タf1（ ）を出力し，初段のゲート回路52-1は，遅延回
路51を介して入力した入力データx2を変換用制御データ
f1（ ）により,f1（x2）に変換して，次段の単位回路5
0-2へ出力する。と同時に，ゲート回路62-2は最初の変
換用制御データg3｛ ｝を出力し，次段のゲート回路52
-2は，遅延回路51を介して入力したデータf2（x1）を変
換用制御データg3｛ ｝により,g3｛f2（x1）｝に変換
して，最終段の単位回路50-3へ出力する。又，データ入
力端子１には入力データx3が，制御データ入力端子２に
は制御データh2〔g2｛f3（ ）｝〕が入力する。
タイミングT4では，ゲート回路62-1は変換用制御データ
f3（ ）を出力し，初段のゲート回路52-1は，遅延回路
51を介して入力した入力データx3を変換用制御データf3
（ ）により,f3（x3）に変換して，次段の単位回路50
-2へ出力する。と同時に，ゲート回路62-2は変換用制御
データg2｛ ｝を出力し，次段のゲート回路52-2は，遅
延回路51を介して入力したデータf1（x2）を変換用制御
データg2｛ ｝により,g2｛f1（x2）｝に変換して，最
終段の単位回路50-3へ出力する。更に，ゲート回路62-3
は最初の変換用制御データh1〔 〕を出力し，最終段の
ゲート回路52-3は，遅延回路を介して入力したデータg3
｛f2（x1）｝を変換用制御データh1〔 〕により,h1〔g
3｛f2（x1）｝〕に変換して，データ出力端子４へ出力
する。又，データ入力端子１には入力データx4が，制御
データ入力端子２には制御データh3〔g1｛f1（ ）｝〕
が入力する。
f3（ ）を出力し，初段のゲート回路52-1は，遅延回路
51を介して入力した入力データx3を変換用制御データf3
（ ）により,f3（x3）に変換して，次段の単位回路50
-2へ出力する。と同時に，ゲート回路62-2は変換用制御
データg2｛ ｝を出力し，次段のゲート回路52-2は，遅
延回路51を介して入力したデータf1（x2）を変換用制御
データg2｛ ｝により,g2｛f1（x2）｝に変換して，最
終段の単位回路50-3へ出力する。更に，ゲート回路62-3
は最初の変換用制御データh1〔 〕を出力し，最終段の
ゲート回路52-3は，遅延回路を介して入力したデータg3
｛f2（x1）｝を変換用制御データh1〔 〕により,h1〔g
3｛f2（x1）｝〕に変換して，データ出力端子４へ出力
する。又，データ入力端子１には入力データx4が，制御
データ入力端子２には制御データh3〔g1｛f1（ ）｝〕
が入力する。
以上の動作を繰り返し，タイミングT5ではデータ出力端
子４よりh3〔g2｛f1（x2）｝〕が，タイミングT6ではデ
ータ出力端子４よりh2〔g2｛f3（x3）｝〕が，順次出力
される。すなわち，本発明のデータ変換回路では，制御
データが入力データの次段への転送に同期して転送さ
れ，データ変換がすべて完了するまで転送，保存され
る。従って，タイミングT4以降は,1クロック周期毎に変
換データが得られる。
子４よりh3〔g2｛f1（x2）｝〕が，タイミングT6ではデ
ータ出力端子４よりh2〔g2｛f3（x3）｝〕が，順次出力
される。すなわち，本発明のデータ変換回路では，制御
データが入力データの次段への転送に同期して転送さ
れ，データ変換がすべて完了するまで転送，保存され
る。従って，タイミングT4以降は,1クロック周期毎に変
換データが得られる。
以上説明したように，本発明によれば，制御データを，
入力データの転送，遅延に同期して，同様に転送，遅延
させ，データ変換がすべて完了するまで保持させること
により，制御データ入力端子に入力する制御データを，
データ変換がすべて完了するまで固定させる必要がなく
なる。その為，変換制御の異なるデータを連続的に入力
することが可能となり，時間的なデータ変換効率が上昇
し，高いデータ変換速度が得られる効果がある。
入力データの転送，遅延に同期して，同様に転送，遅延
させ，データ変換がすべて完了するまで保持させること
により，制御データ入力端子に入力する制御データを，
データ変換がすべて完了するまで固定させる必要がなく
なる。その為，変換制御の異なるデータを連続的に入力
することが可能となり，時間的なデータ変換効率が上昇
し，高いデータ変換速度が得られる効果がある。
第１図は本発明によるデータ変換回路の構成を示した回
路図，第２図は本発明によるデータ変換回路の一実施例
の構成を示した回路図，第３図は第２図の回路の動作を
説明するためのタイムチャート，第４図は従来のデータ
変換回路の構成を示した回路図，第５図は従来のデータ
変換回路の具体的構成例を示した回路図，第６図は第５
図の回路の動作を説明するためのタイムチャートであ
る。 1,1-1〜1-l……データ入力端子,2,2-1〜2-m……制御デ
ータ入力端子,3……クロック入力端子,4,4-1〜4-n……
データ出力端子,5……変換部,50-1〜50-i……単位回路,
51……遅延回路,52-1〜52-i……ゲート回路,6……制御
部,61……遅延回路,62-1〜62-i……ゲート回路。
路図，第２図は本発明によるデータ変換回路の一実施例
の構成を示した回路図，第３図は第２図の回路の動作を
説明するためのタイムチャート，第４図は従来のデータ
変換回路の構成を示した回路図，第５図は従来のデータ
変換回路の具体的構成例を示した回路図，第６図は第５
図の回路の動作を説明するためのタイムチャートであ
る。 1,1-1〜1-l……データ入力端子,2,2-1〜2-m……制御デ
ータ入力端子,3……クロック入力端子,4,4-1〜4-n……
データ出力端子,5……変換部,50-1〜50-i……単位回路,
51……遅延回路,52-1〜52-i……ゲート回路,6……制御
部,61……遅延回路,62-1〜62-i……ゲート回路。
Claims (1)
- 【請求項１】少なくとも１つのデータ入力端子からの入
力データを少なくとも１つのデータ出力端子から変換し
て出力する変換部と，少なくとも１つの制御データ入力
端子からの制御データを入力する制御部とを有し，前記
変換部は，少なくとも１個の第１の遅延回路と第１の入
力端子より入力した該第１の遅延回路の出力を出力端子
より変換して出力する第１のゲート回路を単位回路と
し，初段の単位回路は，第１の遅延回路の入力端子が前
記データ入力端子に接続され，第１のゲート回路の出力
端子が次段の単位回路の第１の遅延回路の入力端子に接
続され，最終段の単位回路は，第１のゲート回路の出力
端子が前記データ出力端子に接続されるというように複
数段縦続接続されており，前記制御部は，前記変換部の
各段の単位回路に対応して，該単位回路の第１のゲート
回路の第２の入力端子へ，該第１のゲート回路の第１の
入力端子より入力するデータを変換させるための変換用
制御データを供給するデータ変換回路において，前記制
御部は，前記変換部の各段の単位回路に対応して，該単
位回路の第１の遅延回路と同じ遅延時間を持つ少なくと
も１個の第２の遅延回路と，該第２の遅延回路の出力を
前記変換用制御データに変換して前記第１のゲート回路
の第２の入力端子へ出力する第２のゲート回路とを有
し，初段の第２の遅延回路の入力端子が前記制御データ
入力端子に接続され，該初段の第２の遅延回路の出力端
子が次段の第２の遅延回路の入力端子に接続されるとい
うように複数段縦続接続されていることを特徴とするデ
ータ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151209A JPH0754913B2 (ja) | 1985-07-11 | 1985-07-11 | デ−タ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60151209A JPH0754913B2 (ja) | 1985-07-11 | 1985-07-11 | デ−タ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6213126A JPS6213126A (ja) | 1987-01-21 |
| JPH0754913B2 true JPH0754913B2 (ja) | 1995-06-07 |
Family
ID=15513620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60151209A Expired - Lifetime JPH0754913B2 (ja) | 1985-07-11 | 1985-07-11 | デ−タ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0754913B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427107B2 (ja) * | 1973-10-15 | 1979-09-07 | ||
| JPS57139851A (en) * | 1981-02-24 | 1982-08-30 | Fanuc Ltd | Serial-parallel converter |
| JPS5892130A (ja) * | 1981-11-27 | 1983-06-01 | Fujitsu Ltd | 直／並列変換回路 |
| JPS59140721A (ja) * | 1983-01-31 | 1984-08-13 | Nec Home Electronics Ltd | 非直線デイジタル・アナログ変換回路 |
| JPS6029066A (ja) * | 1983-06-30 | 1985-02-14 | Fujitsu Ltd | 音声デ−タ圧縮方式 |
-
1985
- 1985-07-11 JP JP60151209A patent/JPH0754913B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6213126A (ja) | 1987-01-21 |
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