JPH03151737A - 位相同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮血豆１ 本発明は、デジタル信号の位相同期に使用する電子回路
及び方法に関するものである。本発明は、特に、例えば
通信リンクの受信端上で既知周波数の受信信号の位相を
同期する場合に有用である。

従】Ｉ１術 ＴＴＬ又はＲ３−２３２レベルを使用するデジタルバス
な介して、又は例えばＲＦチャンネル又はオプチカルフ
ァイバ等のような通信リンクを介してデジタル信号を送
信する技術は公知である。

受信データを正確に回復するためには、送信データのク
ロック周波数を知ることが重要である。このことは、例
えば、送信機において既知周波数の高度に安定なりリス
タル制御型クロックを使用し、且つ受信機において同一
周波数の同様に高度に安定なりリスタル制御型クロック
を使用することによって達成することが可能である。こ
の場合、周波数は等しいが、送信機クロックと受信機ク
ロックとは位相制御されていないので、受信機クロック
に対しての受信データストリームの位相は保証すること
は不可能である。

受信機クロックに対して受信データ信号の位相同期を確
保するための典型的な従来技術は。

フェーズロックループを使用することである。

フェーズロックループを使用することは、フェーズロッ
クを達成するために多数の非データパルスから構成され
るトレーニングシーケンスを行うことを必要とする。こ
のオーバーヘッドは、通信チャンネルの実効的なビット
レートを低下させるゎ更に、フェーズロックループは、
大型のループ利得安定化コンデンサを必要とし、それは
、通常、集積回路装置上に形成することは不可能である
。フェーズロックループは、又、かなりの量の回路を必
要とし、その殆どはアナログであって。

それは必要な精度及び安定性でもって設計し且つ構成す
ることは困難である。このようなアナログ回路は、非常
に低い電力消費のために望ましいＣＭＯ５集積回路にお
いて実現することは簡単なことではない。

フェーズロックループは、例えば、Ｇｒａｙ及びＮｅｙ
ｅｒ共著「アナログ集積回路の解析及び設計（Ａｎａｌ
ｙｓｉｓ　　ａｎｄ　　Ｄｅｓｉｇｎｏｆ　　Ａｎａｌ
ｏｇ　　ＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔｓ）Ｊ、
ジョンワイリーアンドサンズ出版社、第２版（１９８４
）、特に５７５−６０３頁に記載されている。フェーズ
ロツクル〜ブに関する別の従来技術としての文献は、ナ
ショナルセミコンダクタ社の大量記憶のデータブック（
Ｍａｓｓ　　ｓｔｏｒａｇｅ　　Ｄａｔａ　　Ｂｏ。

ｋ、［ディスクドライブ分離器概観（ＤｉｓｋＤｒｉｖ
ｅ　　５ｅｐａｒａｔｏｒ　　Ｏｖｅｒｖｉｅｗ）Ｊと
いう題名のアプリケーションノートＡＮ−４１３，１−
３６乃至１−４８頁がある。

入力する信号と迅速に位相同期を与えるためのその他の
従来技術は、非常に高い周波数のクロックを使用するこ
とである。しかしながら、このことは、信頼性のある非
常に高い周波数のクロックを維持することは高価であり
且つ困難であるという厳しい欠点を有している。

１−工 本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、デジタル信号を位相
同期するための改良した回路及び方法を提供することを
目的とする。

１−滅 本発明によれば、受取ったデジタルデークストノームな
受信機クロックと同期させるための新規な装置及び方法
が提供される。複数個の遅延手段を使用して複数個の遅
延入力信号を与えており、それらの遅延入力信号は、受
信機クロック信号と比較されて、該複数個の遅延入力信
号の何れが受信機クロック信号に最も位相が近いかを決
定する。この決定がなされると、マルチプレクサを使用
して、受信機によって使用するために該複数個の遅延入
力信号の適宜の一つを選択する。

本発明の別の実施例においては、複数個の遅延手段を使
用して複数個の遅延クロック信号を供給し、それらの遅
延クロック信号を受信機入力信号と比較して、該複数個
の遅延クロック信号の何れが受信機入力信号と最も位相
が近いかを決定する。この決定がなされると、マルチプ
レクサを使用して、受信機によって使用するために該複
数個の遅延クロック信号の適宜の一つを選択する。

従って、受信機クロックと送信器クロックとをコヒーラ
ントなものとさせるために送信機から受信機へフィード
バックさせることの必要性なし１ に、且つ受信機内にフェーズロックループを設けること
の必要性なしに、且つ極めて高い周波数のクロックに対
する必要性なしに、受信機と送信機との間の位相はコヒ
ーラント、即ち一貫性のあるものとされる。

夫胤貝 以下、添付の図面を参照して、本発明の具体的実施の態
様について詳細に説明する。

第１図は、本発明の一実施例に基づいて構成されたデジ
タル位相同期回路１００の概略図である。回路１００は
、データ入力端子１０１を有しており、端子１０１は、
第２図のタイミング線図に図示した如き入力データスト
リームを受取る。

該入力信号は、直列的に遅延手段１０３−１乃至１０３
−Ｎへ印加され、リード１０４−１乃至１０４−Ｎ上で
夫々得られる複数個のＮ遅延入力信号を与える。第１図
に示した実施例は直列的に接続された複数個の遅延手段
１０３−１乃至１０３−Ｎを示しているが、本発明の別
の実施例においては、入力リードを共通的に入力端子１
０１へ　２ 接続しており且つ種々の遅延時間を有する複数個の遅延
手段が設けられ、その際に複数個の遅延入力信号を与え
ている。本発明の一実施例においては、各遅延手段は、
直列的に接続した偶数個のインバータとして構成されて
いる。別の実施例においては、該遅延手段は、従来公知
の如く、フェーズロックループを使用して構成され、イ
ンパークを使用する場合に得られるものよりも一層高度
に制御された遅延時間を与えている。

第３図は、第１図の複数個の遅延手段１０３１乃至１０
３−Ｎによって与えられる増分的フェーズシフトを示し
たタイミング線図である。

従っＴ：、（ＤＡＴＡ）　、１ｃｈｉ、例えば、リード
１０４−１上で得られる遅延データ信号を表わしており
、　（ＤＡＴＡ）、、、は、リード１０４−２上で得ら
れる遅延データ信号の位相関係を示しており、且つ（Ｄ
ＡＴＡ）、、２は、リード１０４−３上で得られる遅延
データ信号の位相関係を表わしている。第３図の具体例
においては、遅延要素１０３−１乃至１０３−３の各々
は、△ｔの時間遅延を与えている。別の実施例において
は、遅延手段１０３−１乃至１０３−３によって与えら
れるこれらの時間遅延は等しいものであることは必要で
はない。

第１図の実施例においては、遅延手段１０３−１乃至１
０３−Ｎは、全て、実質的に同一の時間遅延を有するこ
とが可能であり、例えば、約０５ナノ秒乃至５ナノ秒の
範囲内の時間遅延を有することが可能であり、又遅延手
段１０３−１乃至１０３−Ｎは、所望により、種々の遅
延時間を有することは可能である。

何れの場合においても、複数個の遅延入力信号がリード
１０４−１乃至１０４−Ｎ上で得られ、該リードの各々
は複数個のＤフリップフロップ１０６−１乃至１０６−
Ｎの夫々の関連する一つのＤ入力リードへ接続されてい
る。Ｄフリップフロップ１０６−１乃至１０６−Ｎのク
ロック入力ノードは、クロック入力リード１０２へ共通
的に接続されており、クロック入力リード１０２は、送
信機クロックと同一の周波数で動作する受信機クロック
信号を受取る。受信データ信号の同期ビット、即ちデー
タが送信されない定常状態期間の後又は予め定めた同期
パターンに続く第一遷移（第２図に示した如く）が受信
されると、Ｄフリップフロップ１０６−１乃至１０６−
Ｎの出力リード上で得られるデータパターンがデコーダ
ｌＯ７によってデコーダされて、リード１０４−１乃至
１０４−Ｎ上で得られる遅延入力信号の何れがクロック
リード１０２へ印加された受信機クロック信号と最も位
相が近いかということを決定する。

デコーダ１０７は、バスｌｏｓ上においてＮ進（即ち、
Ｎ個の内の一つ）セレクタ１０５へ選択ワードを供給し
、セレクタ１０５はリード１０４−１乃至１０４−Ｎ上
で得られる複数個の遅延データ信号の適宜の一つを選択
する。その選択された遅延データ信号は、リード１０９
を介してＮ進セレクタ１０５によって回路１１１へ供給
される。回１１８１１１は、例エバ、ＲＡＭ、ＦＩＦＯ
、フリップフロップ又はシフトレジスタ等のような　５ 格納要素を有しており、且つ入力データ速度と出力デー
タ速度との間の差異を補償すべく作用する。

実施例においては、特定の遅延時間は高度に正確なもの
である必要はなく、且つ遅延時間が個々の装置内におい
て安定である限り、例えばプロセス変動に起因して、ロ
ット毎に必ずしも高度に一貫性のある遅延時間を与える
ものではない装置を使用することによって得ることが可
能である。

その理由は、遅延時間の選択は装置を製造した後になさ
れるからである。回路１１１は、クロックノード１０２
からクロック信号を受取る。該クロックが入力データの
周波数の２倍の周波数で動作している場合、回路１１１
はＤフリップフロップ１０６−１乃至１０６−Ｎにおけ
る如く、該クロック信号の反対側のエツジでクロック動
作される。このことは、第４図のタイミング線図に示し
た如く、その期間のほぼ中心において、回路１１１によ
って遅延データがサンプルされることを確保する。一方
、その期間のほぼ中心において回路　６ １１１によって遅延データがサンプルされることを確保
するために、別の遅延要素を使用することが可能である
。このような遅延要素は、入カデタがその期間のほぼ中
心においてサンプルされる限り、高度に精密なものであ
る必要はない。

第４図を参照すると、選択した遅延入力信号（ＤＡＴＡ
）、は、クロック信号φの下降エツジと実質的に同位相
であるその同期パルスの点Ａにおいて下降エツジを有し
ている。クロック信号φの上昇エツジは、ＢＯ，Ｂｌ、
Ｂ２．Ｂ３・・・等の点において（ＤＡＴＡ）、信号を
サンプルするために使用され、従って（ＤＡＴＡ）、信
号は、データストリーム内に含まれる各データビットの
ほぼ中心においてサンプルされる。

第５図に示した如く、本発明の別の実施例においては、
遅延手段５０３−１乃至５０３−Ｎが、端子５０２へ印
加されるべきクロック信号の遅延したものを供給すべく
作用し、この複数個のＮ遅延クロック信号は、夫々、リ
ード５０４−１乃至５０４−Ｎを介して、複数個のＮ個
のＤフリップフロップ５０６−１乃至５０６−Ｎの関連
するものへ印加される。データ入力リード５０１へ印加
されるデータ入力信号は、共通的に、Ｄフリップフロッ
プ５０６−１乃至５０６−Ｎの全てのＤ入力リードへ印
加される。この実施例においては、第１図の実施例に関
して上述したものと実質的に同一の構成及び方法である
が、遅延手段によって遅延されるものは受信機クロック
信号であり、且つ遅延クロック信号の適宜の一つが、第
１図の実施例の場合には遅延入力信号の一つによってい
たのと異なり、Ｎ進セレクタ５０５によって選択される
。

第６図は、第１図の概略図に示したものと同様な本発明
の一実施例の概略図であるが、デコーダ１０７及びセレ
クタ１０５として使用するのに適した回路の詳細が示さ
れている。この実施例においては、デコーダ１０７は、
複数個の排他的ＯＲゲート１７３−１乃至１７３−Ｎを
有しており、各排他的ＯＲゲート１７３−ｊは、フリッ
プフロップ１０６−Ｊ及び１０６−ｊ＋ｌのＱ出力リー
ドへ接続されている２個の入力リードを有している。第
６図に示した実施例においては、セレクタ１０７は、複
数個のＡＮＤゲート１７１−１乃至１７１−Ｎから形成
されており、各ＡＮＤゲート１７１−ｊは、２個の入力
リードを有しており、その第一のものは遅延手段１０３
−Ｊの出力リードへ接続されており、且つその第二のも
のは排他的ＯＲゲート１７３−ｊの出力リードへ接続さ
れている。ＡＮＤゲート１７１−１乃至１７１−Ｎの出
力リードは、ＮＯＲゲート１７２の入力リードへ接続さ
れており、ＮＯＲゲート１７２の出力リード１０９は、
セレクタ１０５によって選択された遅延データとして作
用する。第６図には、更に、ゲート１６１及び１６２が
示されており、それらは、回路１１１へ印加されるクロ
ック信号へ伝搬遅延を付加すべく作用し、このような付
加的な遅延は、ＡＮＤゲート１７１−１乃至１７１−Ｎ
及びＮＯＲゲート１７２の選択した一つによって与えら
れる伝搬遅延と実質的に等価である。回路１１１の出力
リード１１３は、同期デー　９ り出力を供給し、且つリード１６３は、他の回路（不図
示）によって使用するための同期クロック信号を供給す
る。

第７図は、第６図の実施例に類似した本発明の別の実施
例の概略図である。第７図の実施例は、遅延線１０３−
１の遅延時間がフリップフロップ１０６−１乃至１０６
−Ｎのセットアツプ及びホールド時間よりも大きい状態
である限り、遅延線１０３−１の遅延に等しい時間期間
の間を除いて、メタステーブル条件の可能性を取除いて
いる。セットアツプ及びホールド時間が侵されると、メ
タステーブル状態がフリップフロップに発生する。第７
図の実施例においては、遅延がセットアツプ及びホール
ド時間よりも大きい限り、フＪツブフロップの只−つが
ある時刻においてメタステーブルである可能性がある。

第７図の回路においてメタステーブル状態が発生すると
、選択のうちの一つが有効であり、且っつがメタステー
ブル（「Ｍ」）である。入力データが論理０であると、
メタステーブル状態Ｍ　０ は、第７図に示した如く、ＡＮＤゲート２７１−１乃至
２７１−Ｎによってマスクされる。逆に、入力データが
論理１であると、メタステーブル条件ＭはＯＲゲート２
７３−１乃至２７３−Ｎによってマスクされる。上述し
た条件がなりたたない場合は、選択した位相の前及び後
の遅延に対してである。このことは、問題とはならない
。なぜならば、データはクロックの反対側のエツジでサ
ンプルされるからである。

本発明の別の実施例においては、複数個の遅延線と選択
手段とが設けられており、そのうちの一つは入力データ
信号と関連しており且つ別の一つはクロック信号と関連
している。このような実施例においては、遅延線及び選
択手段の第一のものは、粗調整として作用し、それは中
程度の速度で動作することが可能で有り且つＣＭＯ３装
置を使用して容易に実現することが可能である。第二の
遅延線／選択手段は、微調整として作用し、且つ著しく
早い速度で動作せねばならず、従って例えばＥＣＬ回路
で実現される。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は、本発明の一実施例に基づいて構成されたデジ
タル位相同期回路を示した概略図、第２図は第１図のデ
ータ入力端子ｌＯ１へ印加される入力データを示した波
形図、第３図は、第１図の遅延手段１０３−１乃至１０
３−Ｎの出力信号の間の位相関係を示した一組の波形図
、第４図は本発明に基づいて達成される同期を示した一
組の波形図、第５図は本発明の別の実施例に基づいて構
成されたデジタル位相同期回路を示した概略図、第６図
はデコーダ１０７及びセレクタ１０５として使用するの
に適した回路を示した本発明の別の実施例を示した概略
図、第７図は、メタステーブル問題を最小とすべく構成
された本発明の別の実施例を示した、概略図である。 １００　。 １０３： １０５　　・ 　０６ １０７　： （符号の説明） デジタル位相同期回路 遅延手段 Ｎ進セレクタ Ｄフリップフロップ デコーダ

Claims (1)

1. 【特許請求の範囲】 １、入力信号を受取るための入力ポートが設けられてお
   り、クロック信号を受取るためのクロック入力リードが
   設けらており、前記入力信号に応答して複数個の遅延入
   力信号を供給する複数個のＮ遅延手段が設けられており
   、複数個のＮ位相検知器手段が設けられており、前記各
   検知器手段は、前記遅延入力信号の関連する一つを受取
   るべく接続された入力リードと、前記クロック信号を受
   取るためのクロック入力リードと、前記遅延入力信号の
   関連する一つと前記クロック信号との間の位相関係の表
   示を与える出力信号を有しており、前記位相検知器手段
   からの前記出力信号を受取り且つそれに応答して前記遅
   延入力信号のどれが前記クロック信号と所望の位相関係
   を有するものであるかを決定するデコーダ手段が設けら
   れており、前記クロック信号との前記所望の位相関係を
   有する前記遅延入力信号のうちの前記一つを選択する選
   択手段が設けられていることを特徴とする位相同期回路
   。 ２、特許請求の範囲第１項において、前記クロック信号
   と所望の位相関係を有する前記遅延入力信号の前記一つ
   が、前記クロック信号に最も位相が近い前記遅延入力信
   号の一つであることを特徴とする位相同期回路。 ３、特許請求の範囲第１項において、前記位相検知器手
   段の各々がＤフリップフロップを有することを特徴とす
   る位相同期回路。 ４、特許請求の範囲第１項において、前記デコーダ手段
   が、複数個の排他的ＯＲゲートを有しており、前記排他
   的ＯＲゲートの各々は、前記位相検知器手段のうちの二
   つの出力信号を受取るべく接続されている第一入力リー
   ドを有していることを特徴とする位相同期回路。 ５、特許請求の範囲第１項において、前記選択手段が、
   Ｎ進セレクタを有しており、Ｎは遅延入力信号の数であ
   ることを特徴とする位相同期回路。 ６、特許請求の範囲第１項において、前記遅延手段が直
   列接続されており、前記遅延手段の選択した一つによっ
   て与えられる遅延入力信号が前記選択された遅延手段と
   先行する遅延手段によって与えられる遅延との和と等し
   い量だけ遅延されることを特徴とする位相同期回路。 ７、特許請求の範囲第６項において、前記複数個の遅延
   手段の各々はほぼ同一の遅延を与えることを特徴とする
   位相同期回路。 ８、特許請求の範囲第６項において、前記複数個の遅延
   手段の各々はほぼ同一の遅延を与えるものではないこと
   を特徴とする位相同期回路。 ９、特許請求の範囲第１項において、格納要素を具備す
   る検知手段が設けられていることを特徴とする位相同期
   回路。 １０、入力信号を受取るための入力ポートが設けられて
   おり、クロック信号を受取るためのクロック入力リード
   が設けられており、前記クロック信号に応答して複数個
   の遅延クロック信号を供給する複数個の遅延手段が設け
   られており、複数個の位相検知手段が設けられており、
   前記各位相検知手段は、前記遅延クロック信号の関連す
   る一つを受取るべく接続されたクロック入力リードと、
   前記入力信号を受取る入力リードと、前記遅延クロック
   信号の関連する一つと前記入力信号との間の位相関係の
   表示を与える出力信号とを有しており、前記位相検知手
   段からの前記出力信号を受取り且つそれに応答して前記
   遅延クロック信号の何れが前記入力信号と所望の位相関
   係を有するかを決定するデコーダ手段が設けられており
   、前記入力信号と前記所望の位相関係を有する前記遅延
   クロック信号の前記一つを選択する選択手段が設けらて
   いることを特徴とする位相同期回路。 １１、特許請求の範囲第１０項において、前記位相検知
   手段の各々がＤフリップフロップを有することを特徴と
   する位相同期回路。 １２、特許請求の範囲第１０項において、前記検知手段
   が複数個の排他的ＯＲゲートを有しており、前記排他的
   ＯＲゲートの各々は、前記位相検知手段のうちの二つの
   出力信号を受取るべく接続された第一入力リードを有し
   ていることを特徴とする位相同期回路。 １３、特許請求の範囲第１０項において、前記選択手段
   が、Ｎ進セレクタを有しており、Ｎが遅延クロック信号
   の数であることを特徴とする位相同期回路。 １４、特許請求の範囲第１０項において、前記遅延手段
   が、直列接続されており、前記遅延手段の選択した一つ
   によって与えられる遅延クロック信号が前記選択した遅
   延手段と先行する遅延手段によって与えられる遅延との
   和と等しい量だけ遅延されることを特徴とする位相同期
   回路。 １５、特許請求の範囲第１４項において、前記複数個の
   遅延手段の各々が約同一の遅延を与えることを特徴とす
   る位相同期回路。 １６、特許請求の範囲第１４項において、前記複数個の
   遅延手段の各々がほぼ同一の遅延を与えるものではない
   ことを特徴とする位相同期回路。 １７、特許請求の範囲第１０項において、格納要素を具
   備する検知手段が設けられていることを特徴とする位相
   同期回路。 １８、位相同期方法において、特定した周波数において
   データを担持する入力信号を受取り、前記入力信号に応
   答して複数個の遅延入力信号を供給し、前記遅延入力信
   号の各々は関連する時間期間だけ前記入力信号から遅延
   され、前記特定した周波数のクロック信号を受取り、前
   記クロック信号と所望の位相関係を有する前記複数個の
   遅延入力信号のうちの一つを選択し、前記遅延入力信号
   の前記選択した一つを使用して前記入力信号上の前記デ
   ータを検知する、上記各ステップを有することを特徴と
   する位相同期方法。 １９、特許請求の範囲第１８項において、前記クロック
   信号と前記所望の位相関係を有する前記遅延入力信号の
   前記一つが、前記クロック信号に最も位相が近い前記遅
   延入力信号の一つであることを特徴とする方法。 ２０、特許請求の範囲第１８項において、前記入力信号
   上の前記データを検知するために前記遅延入力信号の前
   記選択した一つを使用するステップが、前記選択した遅
   延入力信号を使用して前記選択した遅延入力信号におけ
   るデータビットの近似的な中心を前記選択した遅延入力
   信号における前記データのサンプリングが発生する前記
   クロック信号の選択したエッジと対応させるステップを
   有していることを特徴とする方法。 ２１、位相同期方法において、特定した周波数において
   、データを担持する入力信号を受取り、前記特定した周
   波数のクロック信号を受取り、前記クロック信号に応答
   して複数個の遅延クロック信号を供給し、前記各遅延ク
   ロック信号は関連する時間期間だけ前記クロック信号か
   ら遅延されており、前記入力信号と所望の位相関係を有
   する前記複数個の遅延クロック信号の一つを選択し、前
   記遅延クロック信号の前記一つを使用して前記入力信号
   上の前記データを検知する、上記各ステップを有するこ
   とを特徴とする方法。 ２２、特許請求の範囲第２１項において、前記クロック
   信号と前記所望の位相関係を有する前記遅延入力信号の
   前記一つは、前記クロック信号に最も位相が近い前記遅
   延入力信号の一つであることを特徴とする方法。 ２３、特許請求の範囲第２１項において、前記入力信号
   上の前記データを検知するために前記遅延クロック信号
   の前記一つを使用するステップが、前記選択した遅延ク
   ロック信号を使用して前記入力信号におけるデータビッ
   トの近似的な中心を前記入力信号における前記データの
   サンプリングが発生する前記選択した遅延クロック信号
   の選択したエッジと対応させるステップを有することを
   特徴とする方法。