JPH06152575A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPH06152575A JPH06152575A JP4297544A JP29754492A JPH06152575A JP H06152575 A JPH06152575 A JP H06152575A JP 4297544 A JP4297544 A JP 4297544A JP 29754492 A JP29754492 A JP 29754492A JP H06152575 A JPH06152575 A JP H06152575A
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- 230000010363 phase shift Effects 0.000 claims description 21
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】未知の位相差を持つデータ信号とクロック信号
との位相を同期させるとともに時間的位相変動の吸収を
図る。 【構成】入力端子７，８からのデータ信号Ｓ１とクロッ
ク信号Ｓ２との間に位相差が生じたとき、位相比較回路
２はこの位相差に応じた比較出力Ｓ５を発振器１からの
発振信号Ｓ４に同期させて位相差検出回路５に出力す
る。回路５は遅延クロック信号Ｓ３の位相遅れまたは位
相進み判断信号を含む位相差信号Ｓ６ａおよびＳ６ｂを
出力する。論理和回路６ａ，６ｂは、信号Ｓ６ａ，Ｓ６
ｂを上記位相差に応じた時間だけ継続する位相差クロッ
クＳ７ａ，７ｂに変換し、これを制御電圧発生回路４に
供給する。制御電圧発生回路４は位相差クロックＳ７
ａ，Ｓ７ｂに対応する制御電圧信号Ｓ８を発生し、遅延
素子３はこの信号Ｓ８に対応する遅延量を設定してクロ
ック信号Ｓ２を遅延させる。
との位相を同期させるとともに時間的位相変動の吸収を
図る。 【構成】入力端子７，８からのデータ信号Ｓ１とクロッ
ク信号Ｓ２との間に位相差が生じたとき、位相比較回路
２はこの位相差に応じた比較出力Ｓ５を発振器１からの
発振信号Ｓ４に同期させて位相差検出回路５に出力す
る。回路５は遅延クロック信号Ｓ３の位相遅れまたは位
相進み判断信号を含む位相差信号Ｓ６ａおよびＳ６ｂを
出力する。論理和回路６ａ，６ｂは、信号Ｓ６ａ，Ｓ６
ｂを上記位相差に応じた時間だけ継続する位相差クロッ
クＳ７ａ，７ｂに変換し、これを制御電圧発生回路４に
供給する。制御電圧発生回路４は位相差クロックＳ７
ａ，Ｓ７ｂに対応する制御電圧信号Ｓ８を発生し、遅延
素子３はこの信号Ｓ８に対応する遅延量を設定してクロ
ック信号Ｓ２を遅延させる。
Description
【０００１】
【産業上の利用分野】本発明は外部回路から入力される
データ信号とクロック信号との位相を同期させる位相同
期回路に関し、特に周波数が等しく位相のみが異なるデ
ータ信号とクロック信号の位相同期回路に関する。
データ信号とクロック信号との位相を同期させる位相同
期回路に関し、特に周波数が等しく位相のみが異なるデ
ータ信号とクロック信号の位相同期回路に関する。
【０００２】
【従来の技術】従来のこの種の位相同期回路は、入力さ
れるデータ信号とクロック信号の位相差を予め測定して
おき、この測定値に基づいて位相の進んでいる信号側回
路に固定の遅延素子を挿入し、この遅延素子挿入側の信
号位相を遅延させて両信号の位相を一致させている。な
お、固定遅延素子として伝送路を用いることもある。
れるデータ信号とクロック信号の位相差を予め測定して
おき、この測定値に基づいて位相の進んでいる信号側回
路に固定の遅延素子を挿入し、この遅延素子挿入側の信
号位相を遅延させて両信号の位相を一致させている。な
お、固定遅延素子として伝送路を用いることもある。
【０００３】
【発明が解決しようとする課題】上述の位相同期回路で
は、上記データ信号とクロック信号との位相差が既知で
あり、またその差が常に一定でなければ両信号の位相を
常に一致させることができない。このため、従来の位相
同期回路では、データ信号とクロック信号との位相差に
ついて、この位相同期回路の使用時に上記測定時と異な
る状況が出来する場合には、上記両信号の位相を一致さ
せることができないという問題があった。
は、上記データ信号とクロック信号との位相差が既知で
あり、またその差が常に一定でなければ両信号の位相を
常に一致させることができない。このため、従来の位相
同期回路では、データ信号とクロック信号との位相差に
ついて、この位相同期回路の使用時に上記測定時と異な
る状況が出来する場合には、上記両信号の位相を一致さ
せることができないという問題があった。
【０００４】従って、本発明は、上述の従来技術を用い
た位相同期回路の欠点を解消することにあり、入力され
るデータ信号とクロック信号との位相差の時間的な変化
にも対応して両信号の位相を一致させることのできる位
相同期回路を提供することにある。
た位相同期回路の欠点を解消することにあり、入力され
るデータ信号とクロック信号との位相差の時間的な変化
にも対応して両信号の位相を一致させることのできる位
相同期回路を提供することにある。
【０００５】
【課題を解決するための手段】本発明の位相同期回路
は、データ信号入力端子に入力されたデータ信号をデー
タ信号出力端子に伝送するデータ信号伝送線路と、クロ
ック信号入力端子に入力された前記データ信号と同一周
期のクロック信号をクロック信号出力端子に伝送するク
ロック信号伝送路と、前記データ信号伝送路および前記
クロック信号伝送路のいずれか一方に挿入され制御電圧
信号に応答してこの挿入された伝送路を通る前記信号を
遅延させる遅延手段と、前記データ信号および前記クロ
ック信号のうちの遅延されない方の信号の位相と前記遅
延手段によって遅延された信号の位相とを比較する位相
比較手段と、前記位相比較手段の比較出力から前記比較
された両信号の位相ずれ量とともに前記比較された両信
号の位相の相対進み遅れを検出して位相差信号を生じる
位相ずれ検出手段と、前記位相差信号から前記位相ずれ
量をなくする値の前記制御電圧信号を生じる制御電圧発
生手段とを有する。
は、データ信号入力端子に入力されたデータ信号をデー
タ信号出力端子に伝送するデータ信号伝送線路と、クロ
ック信号入力端子に入力された前記データ信号と同一周
期のクロック信号をクロック信号出力端子に伝送するク
ロック信号伝送路と、前記データ信号伝送路および前記
クロック信号伝送路のいずれか一方に挿入され制御電圧
信号に応答してこの挿入された伝送路を通る前記信号を
遅延させる遅延手段と、前記データ信号および前記クロ
ック信号のうちの遅延されない方の信号の位相と前記遅
延手段によって遅延された信号の位相とを比較する位相
比較手段と、前記位相比較手段の比較出力から前記比較
された両信号の位相ずれ量とともに前記比較された両信
号の位相の相対進み遅れを検出して位相差信号を生じる
位相ずれ検出手段と、前記位相差信号から前記位相ずれ
量をなくする値の前記制御電圧信号を生じる制御電圧発
生手段とを有する。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例による位相同期回
路のブロック図である。また、図４はこの実施例の動作
説明図である。以下、図１および図４を併せ参照してこ
の位相同期回路の構成および動作を説明する。
路のブロック図である。また、図４はこの実施例の動作
説明図である。以下、図１および図４を併せ参照してこ
の位相同期回路の構成および動作を説明する。
【０００８】入力端子７からはデータ内容によってＬレ
ベルまたはＨレベルのいずれかの論理レベルをとるデー
タ信号Ｓ１（図４のａ参照）が入力され、このデータ信
号Ｓ１は何も処理されないで出力端子１０に出力され
る。一方、入力端子８からはデータ信号Ｓ１と同一周期
を持ち、この実施例ではデータ信号Ｓ１より位相の遅れ
ているクロック信号Ｓ２が入力される。この信号Ｓ２
が、この回路の被遅延制御信号とされ、ディジタルＩＣ
回路で構成された電圧制御型の可変遅延素子である遅延
素子３で信号遅延され、遅延クロック信号Ｓ３（図４の
ｂ参照）として出力端子９に出力される。なお、遅延ク
ロック信号Ｓ３の位相は、後述する手段を用いる制御に
よって、最終的にはデータ信号Ｓ１の位相に同期する。
また、この位相同期回路では、入力端子７にクロック信
号Ｓ２を入力し、入力端子８にデータ信号Ｓ１を入力
し、データ信号Ｓ１を被遅延制御信号としてもよい。
ベルまたはＨレベルのいずれかの論理レベルをとるデー
タ信号Ｓ１（図４のａ参照）が入力され、このデータ信
号Ｓ１は何も処理されないで出力端子１０に出力され
る。一方、入力端子８からはデータ信号Ｓ１と同一周期
を持ち、この実施例ではデータ信号Ｓ１より位相の遅れ
ているクロック信号Ｓ２が入力される。この信号Ｓ２
が、この回路の被遅延制御信号とされ、ディジタルＩＣ
回路で構成された電圧制御型の可変遅延素子である遅延
素子３で信号遅延され、遅延クロック信号Ｓ３（図４の
ｂ参照）として出力端子９に出力される。なお、遅延ク
ロック信号Ｓ３の位相は、後述する手段を用いる制御に
よって、最終的にはデータ信号Ｓ１の位相に同期する。
また、この位相同期回路では、入力端子７にクロック信
号Ｓ２を入力し、入力端子８にデータ信号Ｓ１を入力
し、データ信号Ｓ１を被遅延制御信号としてもよい。
【０００９】位相比較回路２は、データ信号Ｓ１の位相
と遅延クロック信号Ｓ３の位相とを比較し、発振器１か
らの発振信号Ｓ４に同期した比較出力Ｓ５（信号Ｓ１が
ＨレベルのときはＳ５ａ：図４のｃ参照，信号Ｓ１がＬ
レベルのときはＳ５ｂ：図４のｄ参照）を出力端子２１
に生じる。ここで、データ信号Ｓ１と遅延クロック信号
Ｓ３とが、位相同期している場合には比較出力Ｓ５ａま
たはＳ５ｂにおけるＨレベルとＬレベルの幅は等しい
が、位相同期していない場合には図４に示すとおり比較
出力Ｓ５ａまたはＳ５ｂにおけるＨレベルとＬレベルの
幅にはＷだけ差が生じる。この幅Ｗが信号Ｓ１とＳ３の
位相ずれの大きさを表わしている。なお、発振信号Ｓ４
の周波数は、比較回路２の位相差検出感度および位相差
精度を決定し、クロック信号Ｓ１周波数の１０倍程度が
適当である。
と遅延クロック信号Ｓ３の位相とを比較し、発振器１か
らの発振信号Ｓ４に同期した比較出力Ｓ５（信号Ｓ１が
ＨレベルのときはＳ５ａ：図４のｃ参照，信号Ｓ１がＬ
レベルのときはＳ５ｂ：図４のｄ参照）を出力端子２１
に生じる。ここで、データ信号Ｓ１と遅延クロック信号
Ｓ３とが、位相同期している場合には比較出力Ｓ５ａま
たはＳ５ｂにおけるＨレベルとＬレベルの幅は等しい
が、位相同期していない場合には図４に示すとおり比較
出力Ｓ５ａまたはＳ５ｂにおけるＨレベルとＬレベルの
幅にはＷだけ差が生じる。この幅Ｗが信号Ｓ１とＳ３の
位相ずれの大きさを表わしている。なお、発振信号Ｓ４
の周波数は、比較回路２の位相差検出感度および位相差
精度を決定し、クロック信号Ｓ１周波数の１０倍程度が
適当である。
【００１０】位相差検出回路５は、データ信号Ｓ１と位
相比較回路２からの比較出力Ｓ５とクロック信号として
用いる発振信号Ｓ４とに応答し、比較出力Ｓ５をクロッ
ク信号Ｓ２（またはデータ信号Ｓ１）の１周期ごとに取
り出し、位相比較回路２が検出した位相ずれ量とともに
データ信号Ｓ１に対するクロック信号Ｓ３の位相の遅れ
または進みを検出する。この位相ずれ検出結果は、シリ
アルデータの位相差信号Ｓ６として出力端子１８および
１９に出力される（下位ビットが信号Ｓ６ａとして出力
端子１８に：図４のｊ参照，上位ビットが信号Ｓ６ｂと
して出力端子１９に：図４のｉ参照，なお、信号Ｓ６は
ＮＲＺ信号で表わされている）。この位相差検出回路５
では、遅延クロック信号Ｓ３の位相がデータ信号Ｓ１よ
り遅れている場合（この実施例の場合）には下位ビット
（信号Ｓ６ａ）に信号Ｓ５のＬレベルの部分が位相ずれ
の大きさに応じて現れ、信号Ｓ３の位相がデータ信号Ｓ
１より進んでいる場合には上位ビット（信号Ｓ６ｂ）に
信号Ｓ５のＬレベルの部分が位相ずれの大きさに応じて
現れる（この実施例の場合には信号Ｓ６ｂに位相ずれが
ない）。
相比較回路２からの比較出力Ｓ５とクロック信号として
用いる発振信号Ｓ４とに応答し、比較出力Ｓ５をクロッ
ク信号Ｓ２（またはデータ信号Ｓ１）の１周期ごとに取
り出し、位相比較回路２が検出した位相ずれ量とともに
データ信号Ｓ１に対するクロック信号Ｓ３の位相の遅れ
または進みを検出する。この位相ずれ検出結果は、シリ
アルデータの位相差信号Ｓ６として出力端子１８および
１９に出力される（下位ビットが信号Ｓ６ａとして出力
端子１８に：図４のｊ参照，上位ビットが信号Ｓ６ｂと
して出力端子１９に：図４のｉ参照，なお、信号Ｓ６は
ＮＲＺ信号で表わされている）。この位相差検出回路５
では、遅延クロック信号Ｓ３の位相がデータ信号Ｓ１よ
り遅れている場合（この実施例の場合）には下位ビット
（信号Ｓ６ａ）に信号Ｓ５のＬレベルの部分が位相ずれ
の大きさに応じて現れ、信号Ｓ３の位相がデータ信号Ｓ
１より進んでいる場合には上位ビット（信号Ｓ６ｂ）に
信号Ｓ５のＬレベルの部分が位相ずれの大きさに応じて
現れる（この実施例の場合には信号Ｓ６ｂに位相ずれが
ない）。
【００１１】位相差信号Ｓ６ａおよびＳ６ｂはそれぞれ
論理和回路６ａおよび６ｂによって発振信号Ｓ４との論
理和がとられ、論理和回路６ａおよび６ｂからはそれぞ
れ、データ信号Ｓ１と遅延クロック信号Ｓ３のＨレベル
時間だけ、位相差クロックＳ７ａ（図４のｌ参照）およ
びＳ７ｂ（図４のｋ参照）が出力される。
論理和回路６ａおよび６ｂによって発振信号Ｓ４との論
理和がとられ、論理和回路６ａおよび６ｂからはそれぞ
れ、データ信号Ｓ１と遅延クロック信号Ｓ３のＨレベル
時間だけ、位相差クロックＳ７ａ（図４のｌ参照）およ
びＳ７ｂ（図４のｋ参照）が出力される。
【００１２】位相差クロックＳ７ａおよびＳ７ｂはＵＰ
／ＤＯＷＮカウンタで構成されている制御電圧発生回路
４に入力され、この制御電圧発生回路４は並列出力の２
進数信号からなる制御電圧信号Ｓ８を遅延素子３に出力
する。即ち、データ信号Ｓ１の位相が進んでいると、回
路４は位相差クロック７ａに応答してデータ信号Ｓ１と
遅延クロック信号Ｓ３の位相差に応じた時間（図４のｌ
におけるＷ部分）だけカウント数を減らした制御電圧信
号Ｓ８を出力する。逆に、データ信号Ｓ１の位相が遅れ
ていると、回路４は位相差クロック７ｂに応答して信号
Ｓ１とＳ３の位相差に応じた時間だけカウント数を増や
した制御電圧信号Ｓ８を出力する。
／ＤＯＷＮカウンタで構成されている制御電圧発生回路
４に入力され、この制御電圧発生回路４は並列出力の２
進数信号からなる制御電圧信号Ｓ８を遅延素子３に出力
する。即ち、データ信号Ｓ１の位相が進んでいると、回
路４は位相差クロック７ａに応答してデータ信号Ｓ１と
遅延クロック信号Ｓ３の位相差に応じた時間（図４のｌ
におけるＷ部分）だけカウント数を減らした制御電圧信
号Ｓ８を出力する。逆に、データ信号Ｓ１の位相が遅れ
ていると、回路４は位相差クロック７ｂに応答して信号
Ｓ１とＳ３の位相差に応じた時間だけカウント数を増や
した制御電圧信号Ｓ８を出力する。
【００１３】遅延素子３は、制御電圧信号Ｓ８の大きさ
に応じた遅延量を設定し、その結果、データ信号Ｓ１と
遅延クロック信号Ｓ３の位相とが一致し、信号Ｓ１とＳ
３との位相同期がとられることになる。
に応じた遅延量を設定し、その結果、データ信号Ｓ１と
遅延クロック信号Ｓ３の位相とが一致し、信号Ｓ１とＳ
３との位相同期がとられることになる。
【００１４】次に図２のブロック図を参照すると、図１
の実施例に使用した位相比較回路２は、排他的論理和回
路（ＥＸ−ＯＲ）１２によって入力端子８からのデータ
信号Ｓ１と出力端子９からの遅延クロック信号Ｓ３との
排他的論理和をとり、両信号Ｓ１とＳ３の位相差を検出
する。そして、この演算結果の信号が、発振器１からの
発振信号Ｓ４をクロック信号とするＤ型フリップフロッ
プ１３ａ，１３ｂによって整形され、出力端子２１から
上述した比較出力Ｓ５として出力される。
の実施例に使用した位相比較回路２は、排他的論理和回
路（ＥＸ−ＯＲ）１２によって入力端子８からのデータ
信号Ｓ１と出力端子９からの遅延クロック信号Ｓ３との
排他的論理和をとり、両信号Ｓ１とＳ３の位相差を検出
する。そして、この演算結果の信号が、発振器１からの
発振信号Ｓ４をクロック信号とするＤ型フリップフロッ
プ１３ａ，１３ｂによって整形され、出力端子２１から
上述した比較出力Ｓ５として出力される。
【００１５】次に図３のブロック図および図４を参照す
ると、図１の実施例に使用した位相差検出回路５は、シ
フトレジスタで構成するシリアル・パラレル変換器（Ｓ
／Ｐ）１４のデータ入力端子に比較出力Ｓ５を、クロッ
ク入力端子に発振信号Ｓ４を入力し、データ信号Ｓ１，
即ちクロック信号Ｓ２の１周期ごとに、比較出力Ｓ５を
発振信号Ｓ４のビット数のパラレル・ビット列Ｓ５１
（比較出力がＳ５ａのときはパラレル・ビット列Ｓ５１
ａ：図４のｅ参照，Ｓ５ｂのときはパラレル・ビット列
Ｓ５１ｂ：図４のｆ参照）に置き換える。なお、ビット
列Ｓ５１の上位６ビットがＱ６ないしＱ１１端子から出
力され、下位６ビットがＱ０ないしＱ５端子から出力さ
れる。ビット列Ｓ５１は、排他的論理和回路１５によっ
てＳ／Ｐ１４の桁上がりビット（Ｃ．Ｃ．）とそれぞれ
排他的論理和がとられ、位相ずれ判定ビットＳ５２とな
る。この排他的論理和の操作は、データ信号Ｓ１がＨま
たはＬのいずれのレベルであっても、同一ビット列の位
相ずれ判定ビットＳ５２にする。
ると、図１の実施例に使用した位相差検出回路５は、シ
フトレジスタで構成するシリアル・パラレル変換器（Ｓ
／Ｐ）１４のデータ入力端子に比較出力Ｓ５を、クロッ
ク入力端子に発振信号Ｓ４を入力し、データ信号Ｓ１，
即ちクロック信号Ｓ２の１周期ごとに、比較出力Ｓ５を
発振信号Ｓ４のビット数のパラレル・ビット列Ｓ５１
（比較出力がＳ５ａのときはパラレル・ビット列Ｓ５１
ａ：図４のｅ参照，Ｓ５ｂのときはパラレル・ビット列
Ｓ５１ｂ：図４のｆ参照）に置き換える。なお、ビット
列Ｓ５１の上位６ビットがＱ６ないしＱ１１端子から出
力され、下位６ビットがＱ０ないしＱ５端子から出力さ
れる。ビット列Ｓ５１は、排他的論理和回路１５によっ
てＳ／Ｐ１４の桁上がりビット（Ｃ．Ｃ．）とそれぞれ
排他的論理和がとられ、位相ずれ判定ビットＳ５２とな
る。この排他的論理和の操作は、データ信号Ｓ１がＨま
たはＬのいずれのレベルであっても、同一ビット列の位
相ずれ判定ビットＳ５２にする。
【００１６】次に、この位相差検出回路５は、位相ずれ
判定ビットＳ５２の位相ずれの大きさをＬレベルで表わ
すために、判定ビットＳ５２の下位ビットを反転回路１
６によって反転し、位相差ビットＳ５３（図４のｈ参
照）を生じる。ここで、遅延クロック信号Ｓ３の位相が
データ信号Ｓ１より遅れている場合（この実施例の場
合）には下位ビットに信号Ｓ５のＬレベルの部分が位相
ずれの大きさに応じて現れ、信号Ｓ３の位相がデータ信
号Ｓ１より進んでいる場合には上位ビットに信号Ｓ５の
Ｌレベルの部分が位相ずれの大きさに応じて現れる（こ
の実施例の場合には上位ビットに位相ずれがない）。位
相差ビットＳ５３は、下位ビットがパラレル・シリアル
変換器（Ｐ／Ｓ）１７ａによって、上記ビットがパラレ
ル・シリアル変換器（Ｐ／Ｓ）１７ｂによってそれぞれ
パレレル・シリアル変換され、位相差信号Ｓ６ａおよび
Ｓ６ｂになる。
判定ビットＳ５２の位相ずれの大きさをＬレベルで表わ
すために、判定ビットＳ５２の下位ビットを反転回路１
６によって反転し、位相差ビットＳ５３（図４のｈ参
照）を生じる。ここで、遅延クロック信号Ｓ３の位相が
データ信号Ｓ１より遅れている場合（この実施例の場
合）には下位ビットに信号Ｓ５のＬレベルの部分が位相
ずれの大きさに応じて現れ、信号Ｓ３の位相がデータ信
号Ｓ１より進んでいる場合には上位ビットに信号Ｓ５の
Ｌレベルの部分が位相ずれの大きさに応じて現れる（こ
の実施例の場合には上位ビットに位相ずれがない）。位
相差ビットＳ５３は、下位ビットがパラレル・シリアル
変換器（Ｐ／Ｓ）１７ａによって、上記ビットがパラレ
ル・シリアル変換器（Ｐ／Ｓ）１７ｂによってそれぞれ
パレレル・シリアル変換され、位相差信号Ｓ６ａおよび
Ｓ６ｂになる。
【００１７】
【発明の効果】以上説明したように本発明は、入力され
るデータ信号とクロック信号との位相差を位相ずれ量と
ともに位相進みおよび遅れ方向を検出し、上記の一方の
信号をこの位相差信号に対応する量だけ遅延させるの
で、入力データ信号とクロック信号との位相差を知るこ
となしに、上記両信号の位相を同期させることができる
とともに、上記両信号の位相差に時間的変動があっても
これに追随できるという効果がある。
るデータ信号とクロック信号との位相差を位相ずれ量と
ともに位相進みおよび遅れ方向を検出し、上記の一方の
信号をこの位相差信号に対応する量だけ遅延させるの
で、入力データ信号とクロック信号との位相差を知るこ
となしに、上記両信号の位相を同期させることができる
とともに、上記両信号の位相差に時間的変動があっても
これに追随できるという効果がある。
【図１】本発明による位相同期回路の一実施例のブロッ
ク図である。
ク図である。
【図２】この実施例に用いた位相比較回路２のブロック
図である。
図である。
【図３】この実施例に用いた位相差検出回路５のブロッ
ク図である。
ク図である。
【図４】この実施例の各部の信号波形図である。
１ 発振器 ２ 位相比較回路 ３ 遅延素子 ４ 制御電圧発生回路 ５ 位相差検出回路 ６ａ，６ｂ 論理和回路 ７，８ 入力端子 ９，１０，１８，１９，２１ 出力端子 １２１５ 排他的論理和回路（ＥＸ−ＯＲ） １３ａ，１３ｂ Ｄ型フリップフロップ １４ シルアル・パラレル変換器（Ｓ／Ｐ） １６ 反転回路 １７ａ，１７ｂ パラレル・シリアル変換器（Ｐ／
Ｓ）
Ｓ）
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年８月１８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (3)
- 【請求項１】 データ信号入力端子に入力されたデータ
信号をデータ信号出力端子に伝送するデータ信号伝送線
路と、クロック信号入力端子に入力された前記データ信
号と同一周期のクロック信号をクロック信号出力端子に
伝送するクロック信号伝送路と、前記データ信号伝送路
および前記クロック信号伝送路のいずれか一方に挿入さ
れ制御電圧信号に応答してこの挿入された伝送路を通る
前記信号を遅延させる遅延手段と、前記データ信号およ
び前記クロック信号のうちの遅延されない方の信号の位
相と前記遅延手段によって遅延された信号の位相とを比
較する位相比較手段と、前記位相比較手段の比較出力か
ら前記比較された両信号の位相ずれ量とともに前記比較
された両信号の位相の相対進み遅れを検出して位相差信
号を生じる位相ずれ検出手段と、前記位相差信号から前
記位相ずれ量をなくする値の前記制御電圧信号を生じる
制御電圧発生手段とを有することを特徴とする位相同期
回路。 - 【請求項２】 前記位相比較手段が、前記位相比較され
る両信号の論理和をとる論理和回路と、前記クロック信
号の周期の整数倍のクロックを供給されて前記論理和回
路の出力信号の位相感度および精度を制御する手段とを
含むことを特徴とする請求項１記載の位相同期回路。 - 【請求項３】 前記位相ずれ検出手段が、前記位相比較
手段出力をパラレル・ビット列に変換するシリアル・パ
ラレル変換手段と、前記パラレル・ビット列を前記入力
データ信号の論理レベルに依存しないビット列に定型化
するビット列定型化手段と、前記定型化ビット列を上位
ビット列と下位ビット列とに分けてシリアルビットに変
換するパラレル・シリアル変換回路とを有することを特
徴とする請求項１記載の位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297544A JP2973744B2 (ja) | 1992-11-09 | 1992-11-09 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4297544A JP2973744B2 (ja) | 1992-11-09 | 1992-11-09 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152575A true JPH06152575A (ja) | 1994-05-31 |
| JP2973744B2 JP2973744B2 (ja) | 1999-11-08 |
Family
ID=17847915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4297544A Expired - Lifetime JP2973744B2 (ja) | 1992-11-09 | 1992-11-09 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973744B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134151U (ja) * | 1985-02-08 | 1986-08-21 | ||
| JPS63266919A (ja) * | 1987-04-24 | 1988-11-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02273376A (ja) * | 1989-04-13 | 1990-11-07 | Mitsubishi Electric Corp | 遅延制御回路 |
| JPH03151737A (ja) * | 1989-10-23 | 1991-06-27 | Natl Semiconductor Corp <Ns> | 位相同期回路 |
-
1992
- 1992-11-09 JP JP4297544A patent/JP2973744B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61134151U (ja) * | 1985-02-08 | 1986-08-21 | ||
| JPS63266919A (ja) * | 1987-04-24 | 1988-11-04 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02273376A (ja) * | 1989-04-13 | 1990-11-07 | Mitsubishi Electric Corp | 遅延制御回路 |
| JPH03151737A (ja) * | 1989-10-23 | 1991-06-27 | Natl Semiconductor Corp <Ns> | 位相同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2973744B2 (ja) | 1999-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990803 |