JPH0315213B2 - - Google Patents
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- JPH0315213B2 JPH0315213B2 JP59036489A JP3648984A JPH0315213B2 JP H0315213 B2 JPH0315213 B2 JP H0315213B2 JP 59036489 A JP59036489 A JP 59036489A JP 3648984 A JP3648984 A JP 3648984A JP H0315213 B2 JPH0315213 B2 JP H0315213B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1666—Error detection or correction of the data by redundancy in hardware where the redundant component is memory or memory area
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/20—Error detection or correction of the data by redundancy in hardware using active fault-masking, e.g. by switching out faulty elements or by switching in spare elements
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は記憶装置の切換制御方式、さらに詳し
く云えば二つの記憶装置のそれぞれの記憶領域の
一部のみを二重化制御することが可能な記憶装置
の切換制御方式に関する。
く云えば二つの記憶装置のそれぞれの記憶領域の
一部のみを二重化制御することが可能な記憶装置
の切換制御方式に関する。
一般に、記憶装置を二重化する場合、次の様な
制御方式が採られる。すなわち、二重化された記
憶装置をそれぞれＡ，Ｂとすると、二つの記憶装
置ＡおよびＢは書き込み時には同時に動作して同
一番地に同一内容を書き込み、次に読み出し時に
は、記憶装置ＡあるいはＢのいずれか一方のみが
データを出力する。このデータを出力する常用モ
ードで動作している方を常用側、出力しない待機
モードで動作している方を待機側と呼んでいる。
いま、記憶装置Ａを常用側としたとき、読み出し
時エラーが生ずると、この常用側記憶装置Ａはシ
ステムから切離され、予備側の記憶装置Ｂが常用
側に切換えられ直ちに正しいデータを出力する。
制御方式が採られる。すなわち、二重化された記
憶装置をそれぞれＡ，Ｂとすると、二つの記憶装
置ＡおよびＢは書き込み時には同時に動作して同
一番地に同一内容を書き込み、次に読み出し時に
は、記憶装置ＡあるいはＢのいずれか一方のみが
データを出力する。このデータを出力する常用モ
ードで動作している方を常用側、出力しない待機
モードで動作している方を待機側と呼んでいる。
いま、記憶装置Ａを常用側としたとき、読み出し
時エラーが生ずると、この常用側記憶装置Ａはシ
ステムから切離され、予備側の記憶装置Ｂが常用
側に切換えられ直ちに正しいデータを出力する。
以上の様な制御を行なうに当り、従来の技術で
は次のような問題がある。
は次のような問題がある。
(i) エラーが生じた記憶装置をシステムから切離
すことが主体で再立上げができない。
すことが主体で再立上げができない。
(ii) 二重化された二つの記憶装置に対して各々の
状態を監視制御する共通制御部の構成が複雑で
ある。
状態を監視制御する共通制御部の構成が複雑で
ある。
(iii) 二重化する必要のない部分があつても、各記
憶装置の全記憶領域に亘つて二重化しなければ
ならず、二重化する必要のない部分に対しては
その分だけ記憶素子が不経済である。
憶装置の全記憶領域に亘つて二重化しなければ
ならず、二重化する必要のない部分に対しては
その分だけ記憶素子が不経済である。
上記の従来技術による二重化制御方式をさらに
詳しく説明する。第１図は従来の技術による記憶
装置の二重化制御方式の一例の接続図である。図
において、１，１′は記憶装置、２，２′はエラー
検出回路、３，３′はエラー検出信号線、４，
４′はアドレス・データ入力線、５，５′は書き込
みデータ入力線、６，６′は読み出しデータ出力
線、７，７′は二重化制御信号線、８，８′はアン
ド・ゲート、９は二重化制御回路、１０はシステ
ム・バスである。
詳しく説明する。第１図は従来の技術による記憶
装置の二重化制御方式の一例の接続図である。図
において、１，１′は記憶装置、２，２′はエラー
検出回路、３，３′はエラー検出信号線、４，
４′はアドレス・データ入力線、５，５′は書き込
みデータ入力線、６，６′は読み出しデータ出力
線、７，７′は二重化制御信号線、８，８′はアン
ド・ゲート、９は二重化制御回路、１０はシステ
ム・バスである。
いま、記憶装置１を常用側とすれば、記憶装置
１′は待機側として待機モードで動作している。
この状態でエラー検出回路２は常用側記憶装置１
が出力するデータをチエツクし、異常を検出する
と、エラー検出信号線３にエラー検出信号を送
り、記憶装置１および１′に共通に設けられた二
重化制御回路９に通知する。二重化制御回路９は
常用側、待機側がともに正常ならば二重化制御信
号線７および７′のうちの７のみに二重化制御信
号を出力し、ゲート８のみを開いて、記憶装置１
から読み出しデータ出力線６に出力されるデータ
を有効としている。すなわち、記憶装置１を常用
モードで動作させている。二重化制御信号線７′
には信号が送出されていないのでゲート８′は閉
じており、待機側記憶装置１′から読み出しデー
タ線６′に出力されるデータはゲート８′で阻止さ
れ有効とならない。すなわち、記憶装置１′は待
機モードで動作している。
１′は待機側として待機モードで動作している。
この状態でエラー検出回路２は常用側記憶装置１
が出力するデータをチエツクし、異常を検出する
と、エラー検出信号線３にエラー検出信号を送
り、記憶装置１および１′に共通に設けられた二
重化制御回路９に通知する。二重化制御回路９は
常用側、待機側がともに正常ならば二重化制御信
号線７および７′のうちの７のみに二重化制御信
号を出力し、ゲート８のみを開いて、記憶装置１
から読み出しデータ出力線６に出力されるデータ
を有効としている。すなわち、記憶装置１を常用
モードで動作させている。二重化制御信号線７′
には信号が送出されていないのでゲート８′は閉
じており、待機側記憶装置１′から読み出しデー
タ線６′に出力されるデータはゲート８′で阻止さ
れ有効とならない。すなわち、記憶装置１′は待
機モードで動作している。
もし、常用側記憶装置１の読み出しデータに異
常が検出されると、エラー検出回路２はエラー検
出信号線３にエラー信号を送出する。二重化制御
回路９が、このエラー信号を受け、また待機側の
エラー検出回路２′からエラー検出信号線３′を経
てエラー信号を受けていなければ二重化制御線７
の信号を停止し、７′に信号を送る。これにより
ゲート８が閉じ、ゲート８′が開き、エラーを生
じた常用側記憶装置１よりの読み出しデータが無
効とされるが正常な待機側記憶装置１′よりの読
み出しデータが有効となる。
常が検出されると、エラー検出回路２はエラー検
出信号線３にエラー信号を送出する。二重化制御
回路９が、このエラー信号を受け、また待機側の
エラー検出回路２′からエラー検出信号線３′を経
てエラー信号を受けていなければ二重化制御線７
の信号を停止し、７′に信号を送る。これにより
ゲート８が閉じ、ゲート８′が開き、エラーを生
じた常用側記憶装置１よりの読み出しデータが無
効とされるが正常な待機側記憶装置１′よりの読
み出しデータが有効となる。
このようにして、待機側であつた記憶装置１′
は常用側として機能できるが、先に常用側であつ
た記憶装置１はシステムから切離されてしまい、
記憶装置の構成としては今まで待機側であつた１
個の記憶装置１′のみの一重化構成となる。
は常用側として機能できるが、先に常用側であつ
た記憶装置１はシステムから切離されてしまい、
記憶装置の構成としては今まで待機側であつた１
個の記憶装置１′のみの一重化構成となる。
また、記憶装置１，１′の全記憶領域を同一ア
ドレス空間に設定する必要があり、記憶領域の部
分的な二重化は不可能である。このため二重化の
必要な記憶領域が全領域の１部分だけでよい場合
も、残りの部分を同一アドレス空間に設定しなけ
ればならず、記憶素子がその分不経済である。
ドレス空間に設定する必要があり、記憶領域の部
分的な二重化は不可能である。このため二重化の
必要な記憶領域が全領域の１部分だけでよい場合
も、残りの部分を同一アドレス空間に設定しなけ
ればならず、記憶素子がその分不経済である。
本発明は、従来技術の前記の問題点を改善し、
簡単な構成で、信頼性が高く、しかも記憶装置を
構成する記憶素子を効率良く用いることのできる
記憶装置の切換制御方式を提供することを目的と
する。
簡単な構成で、信頼性が高く、しかも記憶装置を
構成する記憶素子を効率良く用いることのできる
記憶装置の切換制御方式を提供することを目的と
する。
本発明の要点は、各々の記憶領域がそれぞれ独
立にアドレス空間の設定が可能な複数個のブロツ
クに分割されている二つの記憶装置を設け、この
二つの記憶装置を二重化制御により常用モードお
よび待機モードで切換えて使用するとともに、二
つの記憶装置にそれぞれ属する二つのブロツクを
同一アドレス空間に設定し、アドレスが一致した
部分のみを二重化構成とし、他は一重化構成で使
用できるようにして記憶素子の利用効率を上げた
ことである。
立にアドレス空間の設定が可能な複数個のブロツ
クに分割されている二つの記憶装置を設け、この
二つの記憶装置を二重化制御により常用モードお
よび待機モードで切換えて使用するとともに、二
つの記憶装置にそれぞれ属する二つのブロツクを
同一アドレス空間に設定し、アドレスが一致した
部分のみを二重化構成とし、他は一重化構成で使
用できるようにして記憶素子の利用効率を上げた
ことである。
以下、本発明の実施例を図面について詳細に説
明する。第２図は本発明の一実施例の接続図であ
る。
明する。第２図は本発明の一実施例の接続図であ
る。
第２図において１１，１１′は記憶装置、１２，
１２′は書き込みデータ入力線、１３，１３′は読
み出しデータ出力線、１４，１４′アンド・ゲー
ト、１５は制御部、１６はアンド・ゲート１４，
１４′の制御用フリツプフロツプ、１７はエラー
検出回路、１８はアドレス・デコーダ部、１９は
アドレス・データ入力線、１０はシステム・バス
であり、なお、２０，２１，２２はオア・ゲート
である。
１２′は書き込みデータ入力線、１３，１３′は読
み出しデータ出力線、１４，１４′アンド・ゲー
ト、１５は制御部、１６はアンド・ゲート１４，
１４′の制御用フリツプフロツプ、１７はエラー
検出回路、１８はアドレス・デコーダ部、１９は
アドレス・データ入力線、１０はシステム・バス
であり、なお、２０，２１，２２はオア・ゲート
である。
記憶装置１１および１１′はそれぞれが常用側
および待機側として使用されるものであり、各々
の記憶領域はそれぞれ独立にアドレスが設定可能
な複数個のブロツク、例えば３個のブロツクに分
割されている。
および待機側として使用されるものであり、各々
の記憶領域はそれぞれ独立にアドレスが設定可能
な複数個のブロツク、例えば３個のブロツクに分
割されている。
アドレス・デコーダ部１８は記憶装置１１およ
び１１′に共通に設けられ、システム・バス１０
よりアドレス・データ入力線１９を介して入力す
るアドレス・データを各アドレスを選択するアド
レス選択信号にデコードする。これ等アドレス選
択信号はSEL１Ａ，SEL２Ａ，SEL３Ａ，SEL１
Ｂ，SEL２Ｂ，SEL３Ｂのアドレス選択信号群に
纏められ、それぞれ記憶装置１１，１１′のブロ
ツク１Ａ，２Ａ，３Ａ，１Ｂ，２Ｂ，３Ｂに伝達
されるようになつている。ここにSEL１Ａ等の群
は一本の線で示してあるが実際はブロツク１Ａ等
の中に存在するアドレスの数〔例えばブロツク１
Ａ中に存在する行（ワード）数〕と同数の線を有
し、アドレスの指定に当つてはそのうちの一本に
だけにアドレス選択信号が送られる。
び１１′に共通に設けられ、システム・バス１０
よりアドレス・データ入力線１９を介して入力す
るアドレス・データを各アドレスを選択するアド
レス選択信号にデコードする。これ等アドレス選
択信号はSEL１Ａ，SEL２Ａ，SEL３Ａ，SEL１
Ｂ，SEL２Ｂ，SEL３Ｂのアドレス選択信号群に
纏められ、それぞれ記憶装置１１，１１′のブロ
ツク１Ａ，２Ａ，３Ａ，１Ｂ，２Ｂ，３Ｂに伝達
されるようになつている。ここにSEL１Ａ等の群
は一本の線で示してあるが実際はブロツク１Ａ等
の中に存在するアドレスの数〔例えばブロツク１
Ａ中に存在する行（ワード）数〕と同数の線を有
し、アドレスの指定に当つてはそのうちの一本に
だけにアドレス選択信号が送られる。
アドレス選択信号群SEL１Ａ，SEL２Ａおよび
SEL３Ａ中のアドレス選択信号はオア・ゲート２
１によりその論理和が作られ、アドレス入力信号
SEL Ａを構成し、アドレス選択信号群SEL１Ｂ，
SEL２ＢおよびSEL３Ｂ中のアドレス選択信号は
オア・ゲート２２によりその論理和が作られ、ア
ドレス入力信号SEL Ｂを構成する。従つて記憶
装置１１および１１′がアクセスされたときはア
ドレス入力信号SEL ＡおよびSEL Ｂを送る。す
なわち信号SEL Ａ，SEL Ｂは例えば“１”とな
る。
SEL３Ａ中のアドレス選択信号はオア・ゲート２
１によりその論理和が作られ、アドレス入力信号
SEL Ａを構成し、アドレス選択信号群SEL１Ｂ，
SEL２ＢおよびSEL３Ｂ中のアドレス選択信号は
オア・ゲート２２によりその論理和が作られ、ア
ドレス入力信号SEL Ｂを構成する。従つて記憶
装置１１および１１′がアクセスされたときはア
ドレス入力信号SEL ＡおよびSEL Ｂを送る。す
なわち信号SEL Ａ，SEL Ｂは例えば“１”とな
る。
第２図において、二重化構成をとるには記憶装
置１１の内部ブロツク１Ａ，２Ａ，３Ａのうちの
任意のものと、記憶装置１１′の内部ブロツク１
Ｂ，２Ｂ，３Ｂのうちの任意のものとを同じアド
レス空間に設定すればよい。すなわち、例えば内
部ブロツク１Ａおよび１Ｂを同一アドレス空間に
設定するには、記憶装置１１のブロツク１Ａに対
するアドレス・データをアドレス・デコーダ部１
８がデコードするに当つて、アドレス選択信号群
SEL１Ａに出力するとき同一のアドレス選択信号
をアドレス選択信号群SEL１Ｂにも同時に出力す
るようにすればよい。これは、アドレス・デコー
ダ部１８の内部構成に変更を加えることなく、ア
ドレス選択信号群SEL１Ａをアドレス選択信号群
SEL１Ｂに分岐させることにより容易に可能であ
る。
置１１の内部ブロツク１Ａ，２Ａ，３Ａのうちの
任意のものと、記憶装置１１′の内部ブロツク１
Ｂ，２Ｂ，３Ｂのうちの任意のものとを同じアド
レス空間に設定すればよい。すなわち、例えば内
部ブロツク１Ａおよび１Ｂを同一アドレス空間に
設定するには、記憶装置１１のブロツク１Ａに対
するアドレス・データをアドレス・デコーダ部１
８がデコードするに当つて、アドレス選択信号群
SEL１Ａに出力するとき同一のアドレス選択信号
をアドレス選択信号群SEL１Ｂにも同時に出力す
るようにすればよい。これは、アドレス・デコー
ダ部１８の内部構成に変更を加えることなく、ア
ドレス選択信号群SEL１Ａをアドレス選択信号群
SEL１Ｂに分岐させることにより容易に可能であ
る。
いま、記憶装置１１のブロツク１Ａと記憶装置
１１′のブロツク１Ｂとを上記のように同一アド
レス空間に設定したものとする。そしてフリツプ
フロツプ１６の出力はゲート１４を有効にしてお
り、記憶装置１１を常用側に、記憶装置１１′を
待機側に設定してある。すなわち、記憶装置１１
は常用モードで、記憶装置１１′は待機モードに
ある。
１１′のブロツク１Ｂとを上記のように同一アド
レス空間に設定したものとする。そしてフリツプ
フロツプ１６の出力はゲート１４を有効にしてお
り、記憶装置１１を常用側に、記憶装置１１′を
待機側に設定してある。すなわち、記憶装置１１
は常用モードで、記憶装置１１′は待機モードに
ある。
第３図は、第２図における制御部１５の状態遷
移図である。制御部１５に対する入力は異常検出
回路１７よりのエラー信号ERRおよびアドレ
ス・デコーダ部１８の出力よりオア・ゲート２
１，２２で構成されたアドレス入力信号SEL Ａ
とSEL Ｂの論理和で構成されたアドレス入力表
示信号SEL（オア・ゲート２０で構成される）で
あり、出力はフリツプフロツプ１６を反転させる
ためのSET信号である。以上の条件下で第３図
の状態遷移図を説明する。図において、Ｓ１，Ｓ
２，Ｓ３はそれぞれステージ１，２，３を、SEL
は第２図のアドレス入力表示信号SELが存在する
ことを、は信号SELが存在しないことを、
ERRはエラー信号ERRが存在することを、
は同じく存在しないことを表わす。なお反転はフ
リツプフロツプ１６が反転することを表わすもの
である。
移図である。制御部１５に対する入力は異常検出
回路１７よりのエラー信号ERRおよびアドレ
ス・デコーダ部１８の出力よりオア・ゲート２
１，２２で構成されたアドレス入力信号SEL Ａ
とSEL Ｂの論理和で構成されたアドレス入力表
示信号SEL（オア・ゲート２０で構成される）で
あり、出力はフリツプフロツプ１６を反転させる
ためのSET信号である。以上の条件下で第３図
の状態遷移図を説明する。図において、Ｓ１，Ｓ
２，Ｓ３はそれぞれステージ１，２，３を、SEL
は第２図のアドレス入力表示信号SELが存在する
ことを、は信号SELが存在しないことを、
ERRはエラー信号ERRが存在することを、
は同じく存在しないことを表わす。なお反転はフ
リツプフロツプ１６が反転することを表わすもの
である。
以下、各ステージについて順を追つて説明す
る。
る。
ステージ１（Ｓ１）：本記憶装置がマスタ・デバ
イス（中央処理装置等）からアクセスを受けない
状態のステージである。
イス（中央処理装置等）からアクセスを受けない
状態のステージである。
ステージ２（Ｓ２）：本記憶装置がマスク・デバ
イスからアクセスを受けたときに移行する第１の
ステージである。すなわち、第２図に示すよう
に、本記憶装置がアクセスを受けアドレス・デー
タ入力線１９から入力するアドレス・データをア
ドレス・デコーダ部１８がデコードすればアドレ
ス選択信号群SEL１Ａ〜SEL３Ｂのうちの少くと
も１つに信号（“１”）が送出され、従つてアドレ
ス入力信号SEL Ａ，SEL Ｂの少くとも一方は
“１”となる。
イスからアクセスを受けたときに移行する第１の
ステージである。すなわち、第２図に示すよう
に、本記憶装置がアクセスを受けアドレス・デー
タ入力線１９から入力するアドレス・データをア
ドレス・デコーダ部１８がデコードすればアドレ
ス選択信号群SEL１Ａ〜SEL３Ｂのうちの少くと
も１つに信号（“１”）が送出され、従つてアドレ
ス入力信号SEL Ａ，SEL Ｂの少くとも一方は
“１”となる。
従つて、オア・ゲート２０から出力されるアド
レス入力表示信号SELは“１”となる。
レス入力表示信号SELは“１”となる。
一方アドレス・デコーダ部１８から出力される
アドレス選択信号群SEL１Ａ〜SEL３Ｂのちの少
くとも一つにはアドレス選択信号が送出され、ア
ドレス選択信号群SEL１Ａ〜SEL３Ｂに対応する
記憶装置１１，１１′のブロツクから読み出した
データが読み出しデータ出力線１３，１３′の少
くとも一つに読み出される。
アドレス選択信号群SEL１Ａ〜SEL３Ｂのちの少
くとも一つにはアドレス選択信号が送出され、ア
ドレス選択信号群SEL１Ａ〜SEL３Ｂに対応する
記憶装置１１，１１′のブロツクから読み出した
データが読み出しデータ出力線１３，１３′の少
くとも一つに読み出される。
すなわち、このステージ２（Ｓ２）は、入力し
たアドレス・データに基いて読み出し出力線１
３，１３′に読み出しデータが送出されている状
態である。
たアドレス・データに基いて読み出し出力線１
３，１３′に読み出しデータが送出されている状
態である。
前に述べたように、記憶装置１１，１１′のそ
れぞれのブロツク１Ａと１Ｂとが同一アドレス空
間に設定され二重化されているので、該ブロツク
１Ａ，１Ｂに対するアドレス・データを受けたと
き、アドレスデコーダ部１８はアドレス選択信号
群SEL１Ａ，SEL１Ｂのうちからそれぞれ１個の
アドレス選択信号を有効とし、ブロツク１Ａおよ
びブロツク図１Ｂの両方からそれぞれ読み出した
データを読み出し出力線１３，１３′に送出する。
れぞれのブロツク１Ａと１Ｂとが同一アドレス空
間に設定され二重化されているので、該ブロツク
１Ａ，１Ｂに対するアドレス・データを受けたと
き、アドレスデコーダ部１８はアドレス選択信号
群SEL１Ａ，SEL１Ｂのうちからそれぞれ１個の
アドレス選択信号を有効とし、ブロツク１Ａおよ
びブロツク図１Ｂの両方からそれぞれ読み出した
データを読み出し出力線１３，１３′に送出する。
このときフリツプフロツプ１６の出力信号は、
記憶装置１１を常用側、記憶装置１１′を待機側
としたモードに設定するため、“１”に設定され、
この際、アドレス入力信号SEL Ａ，SEL Ｂはと
もに“１”であるが、ゲート１４は導通、ゲート
１４′は非導通となつている。従つて、ブロツク
１Ａより読み出し出力線１３に読み出された読み
出しデータがゲート１４を経て送出される。
記憶装置１１を常用側、記憶装置１１′を待機側
としたモードに設定するため、“１”に設定され、
この際、アドレス入力信号SEL Ａ，SEL Ｂはと
もに“１”であるが、ゲート１４は導通、ゲート
１４′は非導通となつている。従つて、ブロツク
１Ａより読み出し出力線１３に読み出された読み
出しデータがゲート１４を経て送出される。
この読み出しデータは、エラー検出回路１７に
よつてその正当性がチエツクされる。エラーが検
出されなければエラー信号ERRは送出されない。
上記ブロツク１Ａよりの読み出しデータがシステ
ム・バス１０に出力される。
よつてその正当性がチエツクされる。エラーが検
出されなければエラー信号ERRは送出されない。
上記ブロツク１Ａよりの読み出しデータがシステ
ム・バス１０に出力される。
上記において、エラーが検出されれば、エラー
検出回路１７よりエラー信号ERRが送出され、
これは制御部１５で受けられる。制御部１５は、
上記エラー信号ERRを受けると、その出力信号
SETを“１”から“０”に転じ、フリツプフロ
ツプ１６を反転させる。従つてゲート１４は非導
通となり、代つてゲート１４′が導通状態となる。
検出回路１７よりエラー信号ERRが送出され、
これは制御部１５で受けられる。制御部１５は、
上記エラー信号ERRを受けると、その出力信号
SETを“１”から“０”に転じ、フリツプフロ
ツプ１６を反転させる。従つてゲート１４は非導
通となり、代つてゲート１４′が導通状態となる。
ステージ３（Ｓ３）：ステージ２の次に移行する
ステージであり、マスタ・デバイスからのアクセ
スが終了するまでのステージである。
ステージであり、マスタ・デバイスからのアクセ
スが終了するまでのステージである。
ステージ２で機能したエラー検出回路１７の出
力（エラー信号ERRの有無）によりステージ２
からステージ３に移行する経路に下記の二通りが
ある。
力（エラー信号ERRの有無）によりステージ２
からステージ３に移行する経路に下記の二通りが
ある。
(i) エラー信号ERRが無い時：制御部１５は何
も出力せずに、ステージ３へ移行する。ゲート
１４，１４′の状態には変化はなく、常用側の
ブロツク１Ａのデータがシステム・バス１０に
出力される。
も出力せずに、ステージ３へ移行する。ゲート
１４，１４′の状態には変化はなく、常用側の
ブロツク１Ａのデータがシステム・バス１０に
出力される。
(ii) エラー信号が有るとき：制御部１５はフリツ
プフロツプ１６に対して信号SETを出力し、
フリツプフロツプ１６を反転させてステージ３
へ移行する。この場合は第２図においてゲート
１４が閉じ、ゲート１４′が開くこととなり、
ブロツク１Ｂのデータがシステム・バス１０に
出力される。
プフロツプ１６に対して信号SETを出力し、
フリツプフロツプ１６を反転させてステージ３
へ移行する。この場合は第２図においてゲート
１４が閉じ、ゲート１４′が開くこととなり、
ブロツク１Ｂのデータがシステム・バス１０に
出力される。
すなわち、記憶装置１１から１１′への切換え
を行なうことによりすなわち常用／待機モードを
切換えることにより二重化制御が実現される。こ
こに重要な点は、次にブロツク１Ｂの出力データ
に異常があつた時、同様の経路を経てブロツク１
Ａの出力がシステム・バス１０に出力される点で
ある。すなわち、一度エラーを生じ待機側に切換
えたブロツクを再度常用側に切換え再立上げを可
能とした点である。すなわち、常用／待機モード
を一旦切換えた後でもエラー信号ERRにより再
度モード切換えを行なつて元のモードに戻り得る
点である。
を行なうことによりすなわち常用／待機モードを
切換えることにより二重化制御が実現される。こ
こに重要な点は、次にブロツク１Ｂの出力データ
に異常があつた時、同様の経路を経てブロツク１
Ａの出力がシステム・バス１０に出力される点で
ある。すなわち、一度エラーを生じ待機側に切換
えたブロツクを再度常用側に切換え再立上げを可
能とした点である。すなわち、常用／待機モード
を一旦切換えた後でもエラー信号ERRにより再
度モード切換えを行なつて元のモードに戻り得る
点である。
次に、第２図において一重化構成をとるには、
例えば記憶装置１１′のブロツク２Ｂに設定され
たアドレス空間が記憶装置１１のブロツク１Ａ，
２Ａ，３Ａのいずれのアドレス空間とも一致しな
いようにする。このようなアドレス空間の設定に
よりブロツク２Ｂ，１Ａ，２Ａ，３Ａの一重化構
成とすることができる。第２図においてフリツプ
フロツプ１６はゲート１４を有効とし、ゲート１
４′を無効とする出力を送出している状態に初期
設定してあるものとする（ステージ１）。
例えば記憶装置１１′のブロツク２Ｂに設定され
たアドレス空間が記憶装置１１のブロツク１Ａ，
２Ａ，３Ａのいずれのアドレス空間とも一致しな
いようにする。このようなアドレス空間の設定に
よりブロツク２Ｂ，１Ａ，２Ａ，３Ａの一重化構
成とすることができる。第２図においてフリツプ
フロツプ１６はゲート１４を有効とし、ゲート１
４′を無効とする出力を送出している状態に初期
設定してあるものとする（ステージ１）。
以上の条件下で記憶装置１１′のブロツク２Ｂ
がアクセスされたとする。これによりステージ２
に移行する。すなわち、アドレスデコーダ部１８
にブロツク２Ｂの中のある一つのアドレスに対す
るアドレス・データが送り込まれると、アドレ
ス・デコーダ部１８はこれをデコードしアドレス
選択信号群SEL２Ｂの１つのアドレス選択信号を
“１”とする。この場合他のアドレス選択信号群
（SEL２Ｂを除くSEL１Ａ〜SEL３Ｂ）には選択
信号“１”は表れない。従つてアドレス入力信号
SEL Ａ，SEL ＢのうちSEL Ｂのみ有効となる。
アドレス入力信号SEL Ａは無効であるためゲー
ト１４は開かれず、また前述の通りゲート１４′
もフリツプフロツプ１６の出力により閉じたまま
であるので、システム・バス１０への読み出し出
力はない。このデータ無送出状態をエラー検出回
路７は異常と判定してエラー信号ERRを送出す
る。
がアクセスされたとする。これによりステージ２
に移行する。すなわち、アドレスデコーダ部１８
にブロツク２Ｂの中のある一つのアドレスに対す
るアドレス・データが送り込まれると、アドレ
ス・デコーダ部１８はこれをデコードしアドレス
選択信号群SEL２Ｂの１つのアドレス選択信号を
“１”とする。この場合他のアドレス選択信号群
（SEL２Ｂを除くSEL１Ａ〜SEL３Ｂ）には選択
信号“１”は表れない。従つてアドレス入力信号
SEL Ａ，SEL ＢのうちSEL Ｂのみ有効となる。
アドレス入力信号SEL Ａは無効であるためゲー
ト１４は開かれず、また前述の通りゲート１４′
もフリツプフロツプ１６の出力により閉じたまま
であるので、システム・バス１０への読み出し出
力はない。このデータ無送出状態をエラー検出回
路７は異常と判定してエラー信号ERRを送出す
る。
制御部１５は二重化時と同様に、オア・ゲート
２０を経てアドレス入力信号SEL Ａ，SEL Ｂの
論理和であるアドレス入力表示信号SEL Ａを受
けており、またエラー信号ERRが存在し、これ
を受信するので、前記経路(2)を経てステージ２
（２）に移行する。前記と同様に、制御部１５は
フリツプフロツプ１６に対し反転信号SETを送
出しその出力信号を反転させる。この結果ゲート
１４を閉じたままであるがゲート１４′は開き、
そのため、ブロツク２Ｂよりの読み出しデータ
は、読み出し出力線１３′、ゲート１４′を経てシ
ステム・バス１０へ出力される。
２０を経てアドレス入力信号SEL Ａ，SEL Ｂの
論理和であるアドレス入力表示信号SEL Ａを受
けており、またエラー信号ERRが存在し、これ
を受信するので、前記経路(2)を経てステージ２
（２）に移行する。前記と同様に、制御部１５は
フリツプフロツプ１６に対し反転信号SETを送
出しその出力信号を反転させる。この結果ゲート
１４を閉じたままであるがゲート１４′は開き、
そのため、ブロツク２Ｂよりの読み出しデータ
は、読み出し出力線１３′、ゲート１４′を経てシ
ステム・バス１０へ出力される。
上記において、第３図に示す状態遷移は制御部
１５によつて行なわれる。この状態遷移を実現す
るための制御部１５の構成の一例を第４図および
第５図について説明する。
１５によつて行なわれる。この状態遷移を実現す
るための制御部１５の構成の一例を第４図および
第５図について説明する。
第４図は第２図の制御部１５のさらに詳細な構
成を示す接続図である。第４図において１５，１
６は第２図の制御部１５とフリツプフロツプ１６
とを繰返えして示すものであり、制御部１５の４
１はROM、４２はレジスタである。ROM４１
は入力端子TSEL，TERR，Ai１，Ai２を有し、
また出力端子SET，Ao１，Ao２とを有し、その
内容は例えば第５図に示す通りのデシジヨン・テ
ーブルである。すなわち、該テーブルのNo.１に示
すように入力端子Ai１，Ai２，TSEL（アドレス
入力表示信号SEL入力用），TERR（エラー信号
ERR入力用）にそれぞれ０，０，０，０が入力
しているとき、出力端子SEL，Ao１，Ao２にそ
れぞれ０，０，０を出力し、また、No.２に示すよ
うに上記入力端子にデータ０，０，１，０がそれ
ぞれ入力しているとき、上記出力端子からは０，
０，１が出力する。No.３〜No.６に対しても同様で
ある。４２は２ビツトのレジスタであり、一定周
期のクロツクCLKを受信したとき、その入力端
子I1，I2に入力しているデータを受け入れて蓄積
し、その内容を出力端子O1，O2から出力する状
態となるように構成されている。フリツプフロツ
プ１６は上記クロツクCLKが入力したとき、
ROM４１の出力端子SELからの出力信号（第２
図の信号SET）が“１”“０”に従つて“１”
“０”を出力し、入力信号（信号SET）が変らな
い限り同一の信号出力を保持する。
成を示す接続図である。第４図において１５，１
６は第２図の制御部１５とフリツプフロツプ１６
とを繰返えして示すものであり、制御部１５の４
１はROM、４２はレジスタである。ROM４１
は入力端子TSEL，TERR，Ai１，Ai２を有し、
また出力端子SET，Ao１，Ao２とを有し、その
内容は例えば第５図に示す通りのデシジヨン・テ
ーブルである。すなわち、該テーブルのNo.１に示
すように入力端子Ai１，Ai２，TSEL（アドレス
入力表示信号SEL入力用），TERR（エラー信号
ERR入力用）にそれぞれ０，０，０，０が入力
しているとき、出力端子SEL，Ao１，Ao２にそ
れぞれ０，０，０を出力し、また、No.２に示すよ
うに上記入力端子にデータ０，０，１，０がそれ
ぞれ入力しているとき、上記出力端子からは０，
０，１が出力する。No.３〜No.６に対しても同様で
ある。４２は２ビツトのレジスタであり、一定周
期のクロツクCLKを受信したとき、その入力端
子I1，I2に入力しているデータを受け入れて蓄積
し、その内容を出力端子O1，O2から出力する状
態となるように構成されている。フリツプフロツ
プ１６は上記クロツクCLKが入力したとき、
ROM４１の出力端子SELからの出力信号（第２
図の信号SET）が“１”“０”に従つて“１”
“０”を出力し、入力信号（信号SET）が変らな
い限り同一の信号出力を保持する。
このROM４１のデシジヨンテーブルの内容に
より上記の状態遷移が実行されるが、その動作は
容易に理解されると考えるので説明は省略する。
より上記の状態遷移が実行されるが、その動作は
容易に理解されると考えるので説明は省略する。
記憶装置１１，１１′の各ブロツク１Ａ〜３Ａ，
１Ｂ〜３Ｂに対するアドレス空間の設定は上記に
その一例を示したに過ぎない。ブロツクの分割数
を任意とすることが可能なことはいうまでもな
く、また異る記憶装置（例えば１１と１１′）の
ブロツクの何れを同一アドレス空間に設定するか
も任意である。ただ、同一アドレス空間に設定し
たブロツク相互は二重化制御が可能となる。異る
アドレス空間に設定したブロツクは二重化制御で
はなく一重化制御が行なわれる。すなわち、例え
ば両記憶装置１１，１１′の全ブロツクを異るア
ドレス空間に設定すれば記憶装置１１，１１′は
完全に一重化される。
１Ｂ〜３Ｂに対するアドレス空間の設定は上記に
その一例を示したに過ぎない。ブロツクの分割数
を任意とすることが可能なことはいうまでもな
く、また異る記憶装置（例えば１１と１１′）の
ブロツクの何れを同一アドレス空間に設定するか
も任意である。ただ、同一アドレス空間に設定し
たブロツク相互は二重化制御が可能となる。異る
アドレス空間に設定したブロツクは二重化制御で
はなく一重化制御が行なわれる。すなわち、例え
ば両記憶装置１１，１１′の全ブロツクを異るア
ドレス空間に設定すれば記憶装置１１，１１′は
完全に一重化される。
本発明は、上記のように構成されているので、
次のような効果を奏する。
次のような効果を奏する。
(i) 常用側記憶素子において異常検出時、常用側
の記憶装置のシステムからの切離しを行なわ
ず、常用／待機のモードの切換を行なうように
したため、一旦常用側から待機側に切換つた記
憶装置は、そのときの常用側の記憶装置の異常
にて再度常用側に切換えることができる。すな
わち、本発明によれば二重化された記憶装置の
それぞれの記憶素子の双方に異常が発生して
も、異常記憶素子が同一アドレスでない限り、
同一のアドレスに対しては常に正常な方の記憶
素子を含む記憶装置を常用側に切換えて運転を
継続できる。一般に二つの記憶装置の同一アド
レスに位置する二個の記憶素子が同時に異常と
なる確率は非常に小さいので、記憶装置の信頼
性の向上に大きな効果がある。
の記憶装置のシステムからの切離しを行なわ
ず、常用／待機のモードの切換を行なうように
したため、一旦常用側から待機側に切換つた記
憶装置は、そのときの常用側の記憶装置の異常
にて再度常用側に切換えることができる。すな
わち、本発明によれば二重化された記憶装置の
それぞれの記憶素子の双方に異常が発生して
も、異常記憶素子が同一アドレスでない限り、
同一のアドレスに対しては常に正常な方の記憶
素子を含む記憶装置を常用側に切換えて運転を
継続できる。一般に二つの記憶装置の同一アド
レスに位置する二個の記憶素子が同時に異常と
なる確率は非常に小さいので、記憶装置の信頼
性の向上に大きな効果がある。
(ii) 二個の記憶装置を独立にアドレス設定可能な
複数のブロツクに分割し、異る記憶装置に属す
る二つのブロツクを同一アドレス空間に設定す
るだけで二重化を可能とし異るアドレス空間設
定をしたブロツクは一重化として機能できるよ
うにしたため、部分的な二重化が可能となつ
た。すなわち、アドレスの設定のみで、記憶装
置間で記憶領域の必要な部分のみを二重化し、
他は一重化とすることにより記憶容量を拡大す
ることができ、記憶素子を効率良く利用するこ
とができる。
複数のブロツクに分割し、異る記憶装置に属す
る二つのブロツクを同一アドレス空間に設定す
るだけで二重化を可能とし異るアドレス空間設
定をしたブロツクは一重化として機能できるよ
うにしたため、部分的な二重化が可能となつ
た。すなわち、アドレスの設定のみで、記憶装
置間で記憶領域の必要な部分のみを二重化し、
他は一重化とすることにより記憶容量を拡大す
ることができ、記憶素子を効率良く利用するこ
とができる。
(iii) 本発明の二重化制御を行うための基本となる
制御部１５は第５図に示すようにデシジヨン・
テーブルの作成により容易にROMにプログラ
ミングでき、第４図に示すようにROM，レジ
スタ，フリツプフロツプ等の構成の簡易な少数
の部品で容易に構成することができ、低コスト
で高信頼化をはかることができる。
制御部１５は第５図に示すようにデシジヨン・
テーブルの作成により容易にROMにプログラ
ミングでき、第４図に示すようにROM，レジ
スタ，フリツプフロツプ等の構成の簡易な少数
の部品で容易に構成することができ、低コスト
で高信頼化をはかることができる。
第１図は従来技術による記憶装置の二重化制御
方式の一例の接続図、第２図は本発明の一実施例
の接続図、第３図は第２図の実施例における制御
部の状態遷移図、第４図は、第２図の制御部１５
のさらに詳しい構成の一例を示す接続図、第５図
は第４図のROM４１の内容をデシジヨン・テー
ブルの形で示した図である。 １，１′，１１，１１′……記憶装置、２，２′，
１７……エラー検出回路、３，３′……エラー信
号検出線、４，４′，１９……アドレス・データ
入力線、５，５′，１２，１２′……書き込みデー
タ入力線、６，６′，１３，１３′……読み出しデ
ータ出力線、７，７′……二重化制御信号線、８，
８′１４，１４′……アンド・ゲート、９……二重
化制御回路、１０……システム・バス、１５……
制御部、１６……フリツプフロツプ、１８……ア
ドレス・デコーダ部、２０，２１，２２……オ
ア・ゲート、４１……ROM、４２……レジス
タ。
方式の一例の接続図、第２図は本発明の一実施例
の接続図、第３図は第２図の実施例における制御
部の状態遷移図、第４図は、第２図の制御部１５
のさらに詳しい構成の一例を示す接続図、第５図
は第４図のROM４１の内容をデシジヨン・テー
ブルの形で示した図である。 １，１′，１１，１１′……記憶装置、２，２′，
１７……エラー検出回路、３，３′……エラー信
号検出線、４，４′，１９……アドレス・データ
入力線、５，５′，１２，１２′……書き込みデー
タ入力線、６，６′，１３，１３′……読み出しデ
ータ出力線、７，７′……二重化制御信号線、８，
８′１４，１４′……アンド・ゲート、９……二重
化制御回路、１０……システム・バス、１５……
制御部、１６……フリツプフロツプ、１８……ア
ドレス・デコーダ部、２０，２１，２２……オ
ア・ゲート、４１……ROM、４２……レジス
タ。
Claims (1)
- １ 各々の記憶領域がそれぞれ独立にアドレス空
間の設定が可能な複数個のブロツクに分割されて
いる二つの記憶装置と、前記複数のブロツクに対
するアドレス選択信号を個々に出力するアドレス
手段と、読み出しデータの正常性を検知するエラ
ー検出回路と、上記アドレス選択信号と上記エラ
ー検出回路からのエラー信号とを入力として上記
二つの記憶装置を二重化制御しそれぞれを常用モ
ードおよび待機モードに切換える制御を行なう制
御部とを具備し、上記二つの記憶装置のうちの異
る記憶装置にそれぞれ属する少くとも二つのブロ
ツクを前記アドレス手段により同一アドレス空間
に設定し、上記エラー検出回路は待機モードにあ
る記憶装置のブロツクに対するアドレス選択およ
び常用モードにある記憶装置のブロツクの異常を
読み出しデータにより検出してこれを上記制御部
に通知し、該制御部はこれにより常用／待機モー
ドを切換えることを特徴とする記憶装置の切換制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036489A JPS60179860A (ja) | 1984-02-27 | 1984-02-27 | 記憶装置の切換制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59036489A JPS60179860A (ja) | 1984-02-27 | 1984-02-27 | 記憶装置の切換制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179860A JPS60179860A (ja) | 1985-09-13 |
| JPH0315213B2 true JPH0315213B2 (ja) | 1991-02-28 |
Family
ID=12471234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59036489A Granted JPS60179860A (ja) | 1984-02-27 | 1984-02-27 | 記憶装置の切換制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179860A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0237441A (ja) * | 1988-07-27 | 1990-02-07 | Fujitsu Ltd | ボリューム・リカバリ処理方式 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404647A (en) * | 1978-03-16 | 1983-09-13 | International Business Machines Corp. | Dynamic array error recovery |
| JPS5584099A (en) * | 1978-12-20 | 1980-06-24 | Fujitsu Ltd | Memory device |
| JPS57198597A (en) * | 1981-05-28 | 1982-12-06 | Nec Corp | Locally dual storage device |
-
1984
- 1984-02-27 JP JP59036489A patent/JPS60179860A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60179860A (ja) | 1985-09-13 |
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