JPH03152976A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
- Publication number
- JPH03152976A JPH03152976A JP1292728A JP29272889A JPH03152976A JP H03152976 A JPH03152976 A JP H03152976A JP 1292728 A JP1292728 A JP 1292728A JP 29272889 A JP29272889 A JP 29272889A JP H03152976 A JPH03152976 A JP H03152976A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- conductivity type
- layer
- field effect
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
- H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート電界効果トランジスタに関し、特に
複数ゲートを有するＭＯＳトランジスタに関する。
複数ゲートを有するＭＯＳトランジスタに関する。
従来、ＭＯＳトランジスタはそのソース領域とドレイン
領域としての不純物拡散層とその両者間に位置するゲー
ト電極部分を半導体基板面上に平面的に配置した構造と
して単一に形成するのが一般的であった。
領域としての不純物拡散層とその両者間に位置するゲー
ト電極部分を半導体基板面上に平面的に配置した構造と
して単一に形成するのが一般的であった。
上述した従来のＭＯＳトランジスタは、そのゲート電極
部分の構造が半導体基板表面にゲート絶縁膜を介して導
電物質を単純に積み重ねただけの構造であるため、ＭＯ
Ｓトランジスタの導通時にゲート電極下に形成される導
電チャネルはゲート電極に印加された電位からの電界が
及ぶ範囲としての極めて半導体表面に近い層のみに限ら
れていた。
部分の構造が半導体基板表面にゲート絶縁膜を介して導
電物質を単純に積み重ねただけの構造であるため、ＭＯ
Ｓトランジスタの導通時にゲート電極下に形成される導
電チャネルはゲート電極に印加された電位からの電界が
及ぶ範囲としての極めて半導体表面に近い層のみに限ら
れていた。
従って、この構造では実用的なオン抵抗値のＭｏＳトラ
ンジスタとするにはゲート幅を半導体基板表面上に於て
確保しなければならず、論理回路等で多用されるような
多数のＭｏＳトランジスタを各々のソース領域とドレイ
ン領域について接続した並列構成を実現する場合、極め
て広大な面積が必要となり、論理回路等を収容したＬＳ
Ｉの集積度を低下させる原因となる欠点がある。
ンジスタとするにはゲート幅を半導体基板表面上に於て
確保しなければならず、論理回路等で多用されるような
多数のＭｏＳトランジスタを各々のソース領域とドレイ
ン領域について接続した並列構成を実現する場合、極め
て広大な面積が必要となり、論理回路等を収容したＬＳ
Ｉの集積度を低下させる原因となる欠点がある。
本発明は絶縁ゲート電界効果トランジスタは、半導体基
板上に一導電型第１半導体層と、逆導電型半導体層と一
導電型第２半導体層とが順次積層された３層構造半導体
層を有するウェーハと、前記一導電型第２半導体層表面
から前記逆導電型半導体層を貫いて前記一導電型第１半
導体層に達するように設けられた複数の凹部と、前記凹
部内表面に設けられた絶縁膜と、前記絶縁膜で覆われた
前記凹部を埋める導電体層とから成り、前記一導電型第
１半導体層及び第２半導体層をソース・ドレイン領域と
し前記導電体層をゲート電極とするＭＯＳトランジスタ
を含むことを特徴とする。
板上に一導電型第１半導体層と、逆導電型半導体層と一
導電型第２半導体層とが順次積層された３層構造半導体
層を有するウェーハと、前記一導電型第２半導体層表面
から前記逆導電型半導体層を貫いて前記一導電型第１半
導体層に達するように設けられた複数の凹部と、前記凹
部内表面に設けられた絶縁膜と、前記絶縁膜で覆われた
前記凹部を埋める導電体層とから成り、前記一導電型第
１半導体層及び第２半導体層をソース・ドレイン領域と
し前記導電体層をゲート電極とするＭＯＳトランジスタ
を含むことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図及び
Ａ−Ａ′線断面図である。
Ａ−Ａ′線断面図である。
半導体基板上にＮ型半導体層１、Ｐ型半導体層２、Ｎ型
半導体層を順次積層した半導体ウェーハの表面から最下
層のＮ型半導体層１に達する９個の溝を設け、その中に
ゲート絶縁膜４と導電体層５を順次埋め込む。
半導体層を順次積層した半導体ウェーハの表面から最下
層のＮ型半導体層１に達する９個の溝を設け、その中に
ゲート絶縁膜４と導電体層５を順次埋め込む。
今、いずれかの導電体層５に正の電位を印加すると、そ
の周囲のＰ型導電体層２に於て当該導電体層５の近傍に
電子が誘引される。ここでもしＮ型半導体層１と３の間
に電位差が存在すればＮチャネル６が形成され、両Ｎ型
半導体層間は導電状態となる。この現象は当該導電体層
５に印加された正電位を取り除けば消滅する。従って第
１図に示す構造のものはＮ型半導体層１と３をソース・
ドレイン領域とし、当該導電体層５をゲート電極とする
ＮチャネルＭＯＳトランジスタとして機能する。
の周囲のＰ型導電体層２に於て当該導電体層５の近傍に
電子が誘引される。ここでもしＮ型半導体層１と３の間
に電位差が存在すればＮチャネル６が形成され、両Ｎ型
半導体層間は導電状態となる。この現象は当該導電体層
５に印加された正電位を取り除けば消滅する。従って第
１図に示す構造のものはＮ型半導体層１と３をソース・
ドレイン領域とし、当該導電体層５をゲート電極とする
ＮチャネルＭＯＳトランジスタとして機能する。
又、以上の機能は他の８個の溝に関する各々の導電体層
５についても全く同様であり、さらにソース・ドレイン
領域としてのＮ型半導体層１と３は以上の９個のゲート
電極に対して共通であるから、このソース・ドレイン領
域の導通条件は９個のゲート電極のうちの１個以上のゲ
ート電極に正電位が印加された場合となる。従って、第
１図に示す構造のものは、９個の個別のＭｏ５ｔ〜ラン
ジスタの各ソース領域同士、又各ドレイン領域同士を接
続しな並列回路と等価となる。
５についても全く同様であり、さらにソース・ドレイン
領域としてのＮ型半導体層１と３は以上の９個のゲート
電極に対して共通であるから、このソース・ドレイン領
域の導通条件は９個のゲート電極のうちの１個以上のゲ
ート電極に正電位が印加された場合となる。従って、第
１図に示す構造のものは、９個の個別のＭｏ５ｔ〜ラン
ジスタの各ソース領域同士、又各ドレイン領域同士を接
続しな並列回路と等価となる。
次に、本実施例の製造方法について説明する。
第２図（ａ）〜（ｃ）は本発明の一実施例の製造方法を
説明するための工程順に示した断面図である。
説明するための工程順に示した断面図である。
先ず、第２図（ａ）に示すように、Ｎ型半導体層１の上
にＰ型半導体層２、その上にＮ型半導体層３を順次エピ
タキシャル成長等によって積層した半導体ウェーハの表
面にホトレジストアを塗布し、マスクを用いて露光し、
現像を行い、その後のエツチングによってＮ型半導体層
１に達する９個の溝９を形成する。そしてホ）・レジス
トを除去する。
にＰ型半導体層２、その上にＮ型半導体層３を順次エピ
タキシャル成長等によって積層した半導体ウェーハの表
面にホトレジストアを塗布し、マスクを用いて露光し、
現像を行い、その後のエツチングによってＮ型半導体層
１に達する９個の溝９を形成する。そしてホ）・レジス
トを除去する。
次に、第２図（ｂ）に示すように、ゲート絶縁膜４を形
成した後、ＣＶＤ法によって多結晶シリコンの導電体層
５を形成する。
成した後、ＣＶＤ法によって多結晶シリコンの導電体層
５を形成する。
次に、第２図（ｃ）に示すように、導電体層５をゲート
絶縁膜４の高さまでエッチバックした後、ホトレジスト
８を塗布し、マスクを用いて露光し、現像を行って溝部
分のみにホトレジスト８を残しておく。次に、ゲート絶
縁膜４のエツチングを行い、ホトレジスト８を取り除く
ことによって第１図（ａ）、（ｂ）に示す構造のＭＯＳ
トランジスタが製造できる。
絶縁膜４の高さまでエッチバックした後、ホトレジスト
８を塗布し、マスクを用いて露光し、現像を行って溝部
分のみにホトレジスト８を残しておく。次に、ゲート絶
縁膜４のエツチングを行い、ホトレジスト８を取り除く
ことによって第１図（ａ）、（ｂ）に示す構造のＭＯＳ
トランジスタが製造できる。
上記実施例では、溝を９個設けたが、この数は必要に応
じて増減する。また、Ｎ型半導体層１、Ｐ型半導体層２
、Ｎ型半導体層３を順次内側に形成するウェル構造にし
、ウェルの外に作られた別のＭＯＳトランジスタと組合
せてＮＯＲ回路等の論理回路を作ることがてきる。
じて増減する。また、Ｎ型半導体層１、Ｐ型半導体層２
、Ｎ型半導体層３を順次内側に形成するウェル構造にし
、ウェルの外に作られた別のＭＯＳトランジスタと組合
せてＮＯＲ回路等の論理回路を作ることがてきる。
以上説明したように、本発明は、ＮＰＮ又はＰＮＰ３層
構造の半導体ウェーハに必要な数の溝を形成し、その中
にゲート絶縁膜を介してゲート電極を埋込むことにより
、ソース領域やトレイン領域を共通として並列接続され
た形態の複数のＮまたは、ＰチャネルのＭＯＳトランジ
スタを形成するようにしたので、多大力ＮＯＲ論理回路
等を半導体ウェーハ上に面積効率良く形成できるという
効果がある。
構造の半導体ウェーハに必要な数の溝を形成し、その中
にゲート絶縁膜を介してゲート電極を埋込むことにより
、ソース領域やトレイン領域を共通として並列接続され
た形態の複数のＮまたは、ＰチャネルのＭＯＳトランジ
スタを形成するようにしたので、多大力ＮＯＲ論理回路
等を半導体ウェーハ上に面積効率良く形成できるという
効果がある。
第１図（ａ）、（ｂ）は本発明の一実施例の平面図およ
びＡ−Ａ’線断面図、第２図（ａ）〜（Ｃ）は第１図に
示す実施例の製造方法を説明するための工程順に示した
断面図である。 １・・・Ｎ型半導体層、２・・・Ｐ型半導体層、３・・
・Ｎ型半導体層、４・・・ゲート絶縁膜、５・・・導電
体層、６・・・Ｎチャネル、７．８・・・ホトレジスト
、９・・・講。
びＡ−Ａ’線断面図、第２図（ａ）〜（Ｃ）は第１図に
示す実施例の製造方法を説明するための工程順に示した
断面図である。 １・・・Ｎ型半導体層、２・・・Ｐ型半導体層、３・・
・Ｎ型半導体層、４・・・ゲート絶縁膜、５・・・導電
体層、６・・・Ｎチャネル、７．８・・・ホトレジスト
、９・・・講。
Claims (1)
- 半導体基板上に一導電型第１半導体層と、逆導電型半
導体層と一導電型第２半導体層とが順次積層された３層
構造半導体層を有するウェーハと、前記一導電型第２半
導体層表面から前記逆導電型半導体層を貫いて前記一導
電型第１半導体層に達するように設けられた複数の凹部
と、前記凹部内表面に設けられた絶縁膜と、前記絶縁膜
で覆われた前記凹部を埋める導電体層とから成り、前記
一導電型第１半導体層及び第２半導体層をソース・ドレ
イン領域とし前記導電体層をゲート電極とするＭＯＳト
ランジスタを含むことを特徴とする絶縁ゲート電界効果
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292728A JPH03152976A (ja) | 1989-11-09 | 1989-11-09 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292728A JPH03152976A (ja) | 1989-11-09 | 1989-11-09 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03152976A true JPH03152976A (ja) | 1991-06-28 |
Family
ID=17785552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292728A Pending JPH03152976A (ja) | 1989-11-09 | 1989-11-09 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03152976A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
-
1989
- 1989-11-09 JP JP1292728A patent/JPH03152976A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603173B1 (en) | 1991-07-26 | 2003-08-05 | Denso Corporation | Vertical type MOSFET |
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