JPS6074665A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS6074665A
JPS6074665A JP58183431A JP18343183A JPS6074665A JP S6074665 A JPS6074665 A JP S6074665A JP 58183431 A JP58183431 A JP 58183431A JP 18343183 A JP18343183 A JP 18343183A JP S6074665 A JPS6074665 A JP S6074665A
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は縦型構造のＭＯＳＦＥＴ　（以下、パワーＭＯ
８ＦＥＴ　という）と他の素子とを単一半導体チップに
集積化する構造に関するものである。
従来パワーＭＯ８ＦＥＴを用いた回路は個別の部品を配
線して形成するか又はパワーＭＯ８ＦＥＴ以外を集積回
路として形成したものとパワーＭＯ８−ＦＥＴ　単体と
を結線して形成していた。かかる構成では製造コストも
高くなる上に素子占有面積も大きくならざるを得なかっ
た。
本発明の目的はパワーＭＯ８ＦＥＴを用いた回路を集積
回路として形成した構造を提供することにある。
本発明によれば、−導電型で高不純物濃度の半導体基板
と、この半導体基板上に形成した一導電型で不純物濃度
の低い半導体層と、この半導体層に形成した他の導電型
の第１の領域と、この他の導電型の領域内に形成した一
導電型の第２の領域と、第１の領域と第２の領域とを接
続するソース電極と、第２の領域と半導体層との間の第
１の領域の表面上にこれと電気的に絶縁されて形成され
たゲート電極と、少くとも第１の領域と同一導電型、同
一不純物濃度、同−深さの領域でもって形成される電子
部品とを含む半導体集積回路を得る。
かかる集積回路は更に第２の領域と同一導電型、同一不
純物濃度、同−深さの領域でもって形成される電子部品
を含むことができる。例えば半導体基板および半導体層
がＮ型の場合、第１の領域と同じ領域で形成される電子
部品はＰチャンネル型のＭＯＳＦＥＴや抵抗であり、第
２の領域と同じ領域で形成される電子部品はＮチャンネ
ル型のＭＯＳＦＥＴである。
次に図面を参照して本発明をよシ詳細に説明する。
図は本発明の一実施例を示すもので、Ｎ　型のシリコン
基板１上にＮ型のシリコンエピタキシャル層２が形成さ
れている。このシリコンエピタキシーｙ　ｋ　層２　Ｋ
パｒ７−ＭＯ８ＦＥＴａ、抵抗す、ｐチャｙ＄ルＭＯ８
ＰＥＴｃお！びＮ　チーｗ　ｙネルＭＯ８ＰＥＴｄが形
成されている。パワーＭＯ８ＰＥＴａ　のドレインはシ
リコンエピタキシャル層２とシリコン基板１とで構成さ
れシリコン基板１から外部に取シ出されている。シリコ
ンエピタキシャル層２にはＮ型の深い拡散層３とこれと
一部で重１１Ｎ　型の浅い拡散層５および完全に重なる
浅いＮ　型の拡散層４とが構成されている。拡散層５お
よび拡散層４の一部に重ガつてＮ　型拡散層６が形成さ
れている。ゲート酸化膜７が拡散層６，５およびその近
辺のシリコンエピタキシャル層２表面に形成されておシ
、その上にゲート電極としての多結晶シリコン層８が形
成されている。多結晶シリコン層８０表面には酸化膜９
を介してソース電極１０が形成されておシ、このソース
電極１０が拡散層゛４と６とに接している。
抵抗すは、拡散層３と同じに同じ拡散工程で形成された
拡散層１１からなっている。拡散層１１には電極導出の
ためのＰ　型の散散層１２が拡散層４，５と同じ散散工
程で形成されている。この拡散層１２に電極１３，１４
が抵抗性接触している。
Ｐチャンネル型ＭＯ８ＦＥＴｃは拡散層３と同時に拡散
形成されたソース領域１５とドレイン領域１６と、これ
らソースおよびドレイン領域１５．１６内に拡散層４，
５と同時に拡散形成されたＰ　型領域１７．１８とから
なっている。ソースおよびドレイン領域１５．１６間の
シリコンエピタキシャル層２表面にはゲート酸化膜１９
上に多結晶シリコンのゲート電極２０が形成されている
。ゲート電極２０はさらに酸化膜２１でおおわれている
。Ｐ＋型領域１７．１８に１はソース電極２２およびド
レイン電極２３がそれぞれ抵抗性接触している。
Ｎチャンネル型ＭＯ８ＦＥＴｄは拡散層３と同時に拡散
形成されたＰウェル２４内に形成されている。
このＰウェル２４内にはＰ　領域２５．２６とこれに接
するＮ　のソースおよびドレイン領域２７゜２８が形成
されている。ソースおよびドレイン領域２７　、２８間
のＰウェル２４表面にはゲート酸化膜２９を介してゲー
ト電極３０が形成されてお）、その表面は酸化膜３１で
おおわれている。ソース電極３２はソース領域２７と、
またドレイン領域３３はドレイン領域２８と抵抗性接触
している。
これらパ＋７−Ｍ０８ＦＥＴａ、抵抗す、Ｐチャンネル
型ＭＯ８ＦＥＴｃおよびＮチャンネル型５− Ｍ０８ＦＥＴｄが互いに配線されて回路が構成されてい
る。
このように、本願発明によれば、同じ拡散工程で全ての
素子が形成されておシ、製造も大変容易で、製造コスト
も通常の集積回路の製造と異なることがなく個別部品で
形成するよシも安い。また集積回路化によ多回路構成の
小型化もできる。
【図面の簡単な説明】
図は本発明の一実施例を示す断面図である。 １・・・・・・シリコン基板、２・・・・・・シリコン
エピタキシャル層、３，４，５．６−・・・・・拡散層
、７・・・・・・ゲート酸化膜、８・・・・・・多結晶
シリコン層、９・・・・・・酸化膜、１０・・・・・・
ソース電極、１１．１２・・・・・・拡散層、１３゜１
４・・・・・・電極、１５・・・・・・ソース領域、１
６・・・・・・ドレイン領域、１７，１８・・・・・・
Ｐ　型領域、１９・・・・・・ゲート酸化膜、２０・・
・・・・多結晶シリコン層、２１・・・・・・酸化膜、
２２・・・・・・ソース電極、２３・・・・・・ドレイ
ン電極、２４・・・・・・Ｐウェル、２５．２６・・・
・・・Ｐ＋領域、２７・・・・・・ソース領域、２８・
・・・・・ドレイン領６− 域、２９・・・・・・ゲート酸化ｊｌｌ、３０・・・・
・・多結晶シリコン層、３１・・・・・・酸化膜、３２
・・・・・・ソース電析、３３・・・・・・ドレイン電
Ｌ　ａ・旧・・パワーＭＯ８ＦＥＴ。 ｂ・・・・・・抵抗、Ｃ・・・・・・Ｐチャンネル型Ｍ
Ｏ８ＦＥＴＸｄ＝Ｎｆ−ｗｙＪル型ＭＯ８ＦＥＴ０ ７− （ト　リＪ

Claims (1)

    【特許請求の範囲】
  1. 一導電型で高不純物濃度の半導体基板と、該半導体基板
    上に形成された前記−導電型で不純物濃度の低い半導体
    層と、該半導体層に形成した他の導電型の第１の領域と
    、該第１の領域内に形成した前記−導電型の第２の領域
    と、少くとも前記第２の領域に接続したソース電極と、
    前記第２の領域と前記半導体層との間の前記第１の領域
    の表面上に絶縁膜を介して形成されたゲート電極と、少
    くとも前記第１の領域と同一導電型、同一不純物濃度、
    同−深さの領域でもって形成される電子部品とを含むこ
    とを特徴とする半導体装置。
JP58183431A 1983-09-30 1983-09-30 半導体装置の製造方法 Expired - Lifetime JPH061816B2 (ja)

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