JPS643341B2 - - Google Patents
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- Publication number
- JPS643341B2 JPS643341B2 JP56163004A JP16300481A JPS643341B2 JP S643341 B2 JPS643341 B2 JP S643341B2 JP 56163004 A JP56163004 A JP 56163004A JP 16300481 A JP16300481 A JP 16300481A JP S643341 B2 JPS643341 B2 JP S643341B2
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- transistors
- source
- layer
- sets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はセル利用率の高いマスタースライス方
式の半導体集積回路装置に係り、特にその構造に
関する。
式の半導体集積回路装置に係り、特にその構造に
関する。
近年、通信機や計算機等のIC化が進み、この
際マスタースライス方式のLSIが利用されること
が多くなつてきた。マスタースライス方式の中
で、特にスピード及び省電力の点から相補型絶縁
ゲート電界効果トランジスタを用いた、いわゆる
CMOSタイプのものの利用が多い。マスタース
ライス方式は、あらかじめ定められた位置に、例
えばMOSトランジスタを形成しておき、このソ
ース、ドレイン、ゲートに独立に接続をとれるコ
ンタクト穴を各々配し、アルミニウム導電膜を１
層又は２層構造に形成して相互の接続をとり回路
を形成するものである。この場合、理想的には任
意の回路が最小の基本のトランジスタの集合（セ
ルと呼ぶ）の集まりで実現できなければならな
い。
際マスタースライス方式のLSIが利用されること
が多くなつてきた。マスタースライス方式の中
で、特にスピード及び省電力の点から相補型絶縁
ゲート電界効果トランジスタを用いた、いわゆる
CMOSタイプのものの利用が多い。マスタース
ライス方式は、あらかじめ定められた位置に、例
えばMOSトランジスタを形成しておき、このソ
ース、ドレイン、ゲートに独立に接続をとれるコ
ンタクト穴を各々配し、アルミニウム導電膜を１
層又は２層構造に形成して相互の接続をとり回路
を形成するものである。この場合、理想的には任
意の回路が最小の基本のトランジスタの集合（セ
ルと呼ぶ）の集まりで実現できなければならな
い。
第１図ａに、従来のCMOSタイプマスタース
ライスの例を掲げる。
ライスの例を掲げる。
第１図ａにおいて、ｎ型シリコン基板１上にＰ
ウエル層２を形成し、トランジスタ形成部に薄い
ゲート酸化膜１０を形成し、n+ポリシリコン層
を形成後、ゲートポリシリコン３Ａ，３Ｂ、及び
フイードスルー用ポリシリコン層３Ｃをパターン
形成し、ＰチヤンネルMOSトランジスタ（以下、
PMOSTと称す）のソース、ドレイン層６及びＮ
チヤンネルMOSトランジスタ（以下、NMOST
と称す）の基板電圧印加部５にＰ型不純物のイオ
ン注入形成と、NMOSTのソースドレイン層４
とPMOSTの基板電圧印加部７にＮ型不純物のイ
オン注入形成を行なつた後、絶縁膜を全面形成
し、ソース、ドレイン層４，６、及び基板電圧印
加部５，７、ポリシリコン層３の必要部分にコン
タクト穴８を穿き、下地を形成する。図ではアル
ミニウム膜の一部であるVD線９Ａ、VSS線９Ｂ
をも示す。
ウエル層２を形成し、トランジスタ形成部に薄い
ゲート酸化膜１０を形成し、n+ポリシリコン層
を形成後、ゲートポリシリコン３Ａ，３Ｂ、及び
フイードスルー用ポリシリコン層３Ｃをパターン
形成し、ＰチヤンネルMOSトランジスタ（以下、
PMOSTと称す）のソース、ドレイン層６及びＮ
チヤンネルMOSトランジスタ（以下、NMOST
と称す）の基板電圧印加部５にＰ型不純物のイオ
ン注入形成と、NMOSTのソースドレイン層４
とPMOSTの基板電圧印加部７にＮ型不純物のイ
オン注入形成を行なつた後、絶縁膜を全面形成
し、ソース、ドレイン層４，６、及び基板電圧印
加部５，７、ポリシリコン層３の必要部分にコン
タクト穴８を穿き、下地を形成する。図ではアル
ミニウム膜の一部であるVD線９Ａ、VSS線９Ｂ
をも示す。
なお、このような構造は第１図ｂに示されるよ
うな簡単な形で表現でき、以下、説明の都合上こ
のような表現を利用する。
うな簡単な形で表現でき、以下、説明の都合上こ
のような表現を利用する。
次に従来のCMOSタイプマスタースライスの
下地で、第２図ａに示すダイナミツクフリツプフ
ロツプを形成してみる。この図でTGはトランス
フアーゲートを示し、φとはそれぞれ反転関係
にあるクロツクを示す。この例においは、第２図
ｂに示すようにＸ，Ｙで示すトランジスタ群が未
利用となり、全体のトランジスタ数が８個で済む
はずのころを12個使用している。このことはセル
利用率が下がることを意味している。又、配線が
かなり複雑となつている点、及びＸ，Ｙに示す未
利用のトランジスタのために浮遊容量の増大が問
題となる。このように、従来の構造はセル利用率
の低下及び浮遊容量の増大を招くという欠点があ
つた。
下地で、第２図ａに示すダイナミツクフリツプフ
ロツプを形成してみる。この図でTGはトランス
フアーゲートを示し、φとはそれぞれ反転関係
にあるクロツクを示す。この例においは、第２図
ｂに示すようにＸ，Ｙで示すトランジスタ群が未
利用となり、全体のトランジスタ数が８個で済む
はずのころを12個使用している。このことはセル
利用率が下がることを意味している。又、配線が
かなり複雑となつている点、及びＸ，Ｙに示す未
利用のトランジスタのために浮遊容量の増大が問
題となる。このように、従来の構造はセル利用率
の低下及び浮遊容量の増大を招くという欠点があ
つた。
本発明は、この従来の欠点を解決したマスター
スライス半導体集積回路装置を提供することを目
的とするものである。
スライス半導体集積回路装置を提供することを目
的とするものである。
本発明の特徴は、例えば第１導電型シリコン基
板上にある第２導電型ソースドレイン層で直列と
なるａ（≧２）個の第２導電型トランジスタ群と、
第２導電型ウエル層内に形成される第１導電型ソ
ースドレイン層で直列となるａ個の第１導電型ト
ランジスタ群が規則的に配置され、少なくとも該
１個の一方の導電型トランジスタ群のａ個のトラ
ンジスタの各々が該ａ個の他方の導電型トランジ
スタ群の各々の１個のトランジスタとがそれぞれ
ゲートポリシリコン層によつて接続されているマ
スタースライス半導体集積回路装置にある。
板上にある第２導電型ソースドレイン層で直列と
なるａ（≧２）個の第２導電型トランジスタ群と、
第２導電型ウエル層内に形成される第１導電型ソ
ースドレイン層で直列となるａ個の第１導電型ト
ランジスタ群が規則的に配置され、少なくとも該
１個の一方の導電型トランジスタ群のａ個のトラ
ンジスタの各々が該ａ個の他方の導電型トランジ
スタ群の各々の１個のトランジスタとがそれぞれ
ゲートポリシリコン層によつて接続されているマ
スタースライス半導体集積回路装置にある。
以下、本発明の実施例について、図面を用いて
説明する。
説明する。
第３図に本発明実施例のCMOSタイプマスタ
ースライス方式集積回路装置の構造を示す。第３
図ａの中央部分では、P+ソースドレイン層６で
直列となつている２個のPMOSトランジスタ１
０Ｃと１０Ｄと、N+ソースドレイン層４Ｂで直
列となつている２個のNMOSトランジスタ１０
Ａ，１０Ｂとがあり、ゲートポリシリコン３Ｂは
PMOST１０ＤとNMOST１０Ａとのゲート電圧
を与え、ゲートポリシリコン３ＡはPMOST１０
Ｃと他のN+ソースドレイン層４ＡのNMOST１
０Ｂとのゲート電圧を与える。第３図ｂは左端部
分を示す。P+ソースドレイン層６Ｂに対しては
中央部分と同一であるが、左端のP+ソースドレ
イン層６Ａについてはゲートポリシリコン層３
A′はPMOST１０Ｃのゲート電圧だを与える。右
端についてはは略すが、ゲートポリシリコン層３
B′がNMOST１０Ｂのゲート電圧だけを与える。
ースライス方式集積回路装置の構造を示す。第３
図ａの中央部分では、P+ソースドレイン層６で
直列となつている２個のPMOSトランジスタ１
０Ｃと１０Ｄと、N+ソースドレイン層４Ｂで直
列となつている２個のNMOSトランジスタ１０
Ａ，１０Ｂとがあり、ゲートポリシリコン３Ｂは
PMOST１０ＤとNMOST１０Ａとのゲート電圧
を与え、ゲートポリシリコン３ＡはPMOST１０
Ｃと他のN+ソースドレイン層４ＡのNMOST１
０Ｂとのゲート電圧を与える。第３図ｂは左端部
分を示す。P+ソースドレイン層６Ｂに対しては
中央部分と同一であるが、左端のP+ソースドレ
イン層６Ａについてはゲートポリシリコン層３
A′はPMOST１０Ｃのゲート電圧だを与える。右
端についてはは略すが、ゲートポリシリコン層３
B′がNMOST１０Ｂのゲート電圧だけを与える。
本発明の構造によれば前述の第２図ａに示す回
路は、第４図の形で実現され、トランジスタ数は
基本回路は８個で形成でき、クロツクの与えら
れたゲートポリシリコン層の接続による付加的な
２個を必要とするだけで済み、配線も簡単で済
む。すなわち、セル利用率の大幅な向上を実現で
き、浮遊容量の減少による特性上の改善を望め
る。
路は、第４図の形で実現され、トランジスタ数は
基本回路は８個で形成でき、クロツクの与えら
れたゲートポリシリコン層の接続による付加的な
２個を必要とするだけで済み、配線も簡単で済
む。すなわち、セル利用率の大幅な向上を実現で
き、浮遊容量の減少による特性上の改善を望め
る。
なお、第３図ｂではポリシリコン３A′は
PMOSTのみゲート電圧を与えるだけであつた
が、第５図に示すようにゲートポリシリコン層３
A′を中央部分のようにN+ソースドレイン層４′で
はなくN+ソースドレイン層４2′のNMOSTを利
用して全てのゲートポリシリコン層をPMOSTと
NMOSTの各１個のペアのゲート電圧を与える
ようにできる。又、第５図に示すように中央部で
ゲートポリシリコン層３A″のように形成しても
よい。又、２個の直列となるPMOSTとNMOST
ではなく、３個以上の直列となるPMOSTと
NMOSTを用いてもよい。
PMOSTのみゲート電圧を与えるだけであつた
が、第５図に示すようにゲートポリシリコン層３
A′を中央部分のようにN+ソースドレイン層４′で
はなくN+ソースドレイン層４2′のNMOSTを利
用して全てのゲートポリシリコン層をPMOSTと
NMOSTの各１個のペアのゲート電圧を与える
ようにできる。又、第５図に示すように中央部で
ゲートポリシリコン層３A″のように形成しても
よい。又、２個の直列となるPMOSTとNMOST
ではなく、３個以上の直列となるPMOSTと
NMOSTを用いてもよい。
第１図ａ，ｂは従来のCMOSタイプマスター
スライス方式集積回路装置の基本セルの構造例で
第１図ａは平面図、第１図ｂは第１図ａの簡単な
構造図、第２図ａはダイナミツクフリツプフロツ
プ回路の回路図、第２図ｂは第１図のマスタース
ライス方式の場合の実現例、第３図ａ，ｂは本発
明実施例のCMOSタイプライタースライス方式
集積回路装置の基本セルの簡単な構造図で第３図
ａは中央部分、第３図ｂは左端部分、第４図は本
発明実施例の構造における第２図ａに示された回
路のダイナミツクフリツプフロツプ回路の実現
例、第５図は本発明の他の実施例を説明するため
の簡単な構造図、である。 なお図において、１……ｎ型シリコン基板、２
……Ｐウエル層、３……ポリシリコン層、４……
N+ソースドレイン層、５……NMOST基板電圧
印加P+層、６……P+ソースドレイン層、７……
PMOST基板電圧印加n+層、８……コンタクト
穴、９……アルミニウム導電膜、である。
スライス方式集積回路装置の基本セルの構造例で
第１図ａは平面図、第１図ｂは第１図ａの簡単な
構造図、第２図ａはダイナミツクフリツプフロツ
プ回路の回路図、第２図ｂは第１図のマスタース
ライス方式の場合の実現例、第３図ａ，ｂは本発
明実施例のCMOSタイプライタースライス方式
集積回路装置の基本セルの簡単な構造図で第３図
ａは中央部分、第３図ｂは左端部分、第４図は本
発明実施例の構造における第２図ａに示された回
路のダイナミツクフリツプフロツプ回路の実現
例、第５図は本発明の他の実施例を説明するため
の簡単な構造図、である。 なお図において、１……ｎ型シリコン基板、２
……Ｐウエル層、３……ポリシリコン層、４……
N+ソースドレイン層、５……NMOST基板電圧
印加P+層、６……P+ソースドレイン層、７……
PMOST基板電圧印加n+層、８……コンタクト
穴、９……アルミニウム導電膜、である。
Claims (1)
- １ 第１導電型基板に各々隣接するソース、ドレ
イン領域が直列接続された複数個の第２導電型ト
ランジスタの組が複数組形成され、前記第１導電
型基板内の第２導電型ウエル層内に各々隣接する
ソース、ドレイン領域が直列接続された複数個の
第１導電型トランジスタの組が複数組形成された
マスタースライス半導体集積回路装置において、
前記複数組の第２導電型トランジスタの組の各々
の内の１個の第２導電型トランジスタがそれと対
応する前記第１導電型トランジスタの組の内の１
個の第１導電型トランジスタとそれぞれゲート電
極層によつてあらかじめ接続され、更に、前記複
数組の第２導電型トランジスタの組の各々の内の
別の１個の第２導電型トランジスタがそれと対応
する前記第１導電型トランジスタの組に隣接する
第１導電型トランジスタの組の内の別の１個の前
記第１導電型トランジスタとそれぞれ他のゲート
電極層によつてあらかじめ接続されていることを
特徴とするマスタースライス半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163004A JPS5864046A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56163004A JPS5864046A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5864046A JPS5864046A (ja) | 1983-04-16 |
| JPS643341B2 true JPS643341B2 (ja) | 1989-01-20 |
Family
ID=15765360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56163004A Granted JPS5864046A (ja) | 1981-10-13 | 1981-10-13 | マスタ−スライス半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5864046A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6110269A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 半導体集積回路 |
| JPH0693480B2 (ja) * | 1985-03-29 | 1994-11-16 | 株式会社東芝 | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
-
1981
- 1981-10-13 JP JP56163004A patent/JPS5864046A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5864046A (ja) | 1983-04-16 |
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