JPH03154331A - 導電層形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に基板上に感光性材料を使用する半導体
加工に関するものである。具体的には、本発明は、下層
の接触用窓に自己整合する、金属の相互接続配線層を設
ける方法に関するものである。

Ｂ、従来の技術 半導体産業では、ＶＬＳＩデバイスの回路密度を高くし
て、マイクロプロセッサの速度と性能を高める新しい方
法を考案する努力が続けられている。半導体チップ上に
形成したデバイスは、一般に誘電材料によって相互に分
離された多数の導電性金属層により相互接続されている
。これらの金属層は、バイアまたは接触用窓を介して相
互にまた下層のデバイスに接続されている。この接触用
窓は、上の導Ｎ層が誘電体を通って下降し、下層と電気
的接触を行なう、誘電体中の穴である。金属層を相互接
続するための他の方法は、分離された導電性材料のスタ
ッド層を使用するものである。

金属層と接触用窓またはスタッド段との間に十分な接触
領域を維持することが必要なので、リングラフィ処理に
特許の、オーバレイ誤差と加工バイアスを補償するため
に、金属および窓またはスタッド層の各種の微細形状の
寸法を大きくしなければならない。この設計の基本的ル
ールの寸法の増大により、回路配置の密度に著しいロス
が生じる。

さらに、オーバレイ誤差および加工バイアスを改善する
ために、フォトリングラフィの装置および工程に年間何
百万ドルも費やしている。オーバレイ許容誤差のための
チップの面積と、リソグラフィの費用を最少にするため
に、多くの「自己整合」法カプロセス・エンジニアによ
って開発されてきた。

オーバレイ許容誤差のためのチップ面積のロスに加えて
、半導体工業が次世代の集積回路のために開発している
寸法で、スタッド層や接触用窓を製造するのに多くの問
題がある。従来技術では、金属スタッド・レベルは一般
にリフトオフ法で形成されている。寸法が１．５μｍ以
下になると、金属スタッドを金属層に良好に接着するの
が次第に困難になる。したがって、金属スタッドをリフ
トオフ層の残りの部分とともに除去して開路を形成する
傾向がある。接触用窓を誘電体層中にエツチングする場
合、接触用窓の側面は、金属層が接触用窓中に下降する
際に金属層の良好な連続性を保証するために、傾斜を設
ける必要がある。傾斜が急になるほど、メタラジが接触
用窓の縁部で切目を生じる傾向が大きくなる。しかし、
金属線の連続性を保証するために、徐々に傾斜する側壁
を使用すると、貴重なチップ面積を要し、接触用窓の密
度を必要に応じて高くすることができなくなる。さらに
、接触用窓の使用により、表面が非常に不規則になり、
後で信頼性のある相互接続層を製造することがますます
困難になる。

米国特許第４７８９６４８号明細書に記載された従来技
術の１つは、これらの問題のいくつかを解決するために
開発されたものである。この方法では、複合誘電体層を
、パターンを形成した導電性材料の第１の層の上に付着
させる。複合誘電体層は、２層の二酸化シリコン等の誘
電材料層の間に接触用ホールが挟まれた、パターンを形
成したエッチ・ストップからなる。第２のフォトレジス
トａを付着させ、パターンを形成して上層の相互接続層
を画定する。次に、上層の誘電体をエッチ・ストップ層
までエツチングして、配線チャネルを形成する。接触用
ホールが露出した位置でエツチングを続けて、パターン
を形成した導電性材料の第１の層まで延びる、側壁が垂
直な接触用窓を形成する。チャネルおよび接触用窓を金
属層で充填し、過剰の金属をエツチングまたは化学・機
械的研磨により除去する。

この方法は従来の技術の欠点の多くを解決するが、自己
整合法ではない。したがって、オーバレイ誤差と加工バ
イアスの余裕を取るため、余分なチップ面積が必要にな
る。集積回路を製造するのに必要なりソゲラフイエ具の
全数と加工時間の外に、接触用ホールと配線チャネルを
形成するために、２つのフォトリングラフィ・ステップ
が別に必要である。また、この方法は、特に既存の金属
層の上にメタラジ層を製作するために設計され、半導体
デバイスの上に直接メタラジ層を付着させるものではな
い。

Ｃ０発明が解決しようとする課題 本発明の目的は、相互接続配線層を下層の接触用窓に位
置合せすることにある。

本発明の目的には、相互接続メタラジ工程で、リングラ
フィ・ステップの数を減少させることも含まれる。

本発明の目的には、相互接続金属層の間の不連続を最少
にすることも含まれる。

本発明の目的には、オーバレイ誤差および加工バイアス
を補償するのに必要なチップの面積を減少させることも
含まれる。

本発明の目的には、後の処理のため、平坦な表面を提供
することも含まれる。

０１課題を解決するための手段 本発明の目的は、完全に現像された領域、部分的に現像
された領域、および現像されない領域を複合誘電体層の
上に有する、フォトレジスト等の感光材料の、厚さが異
なる層を形成することにより達成される。これらの領域
は、それぞれレジストの厚さがゼロの領域、レジストの
厚さが部分的な領域、レジストの厚さが完全な領域であ
る。完全に現像された領域は、接触用窓が下層のデバイ
ス接点と接触する場所に形成する。部分的に現像された
領域は、相互接続導線を形成すべき場所に形成する。誘
電体層が完全に保たれる場所の上では、フォトレジスト
は現像されないまま残される。

厚さの異なるフォトレジスト層を形成した後、一連の反
応性イオン・エツチング（ＲＩＥ）を行なう。最初のＲ
ＩＥは、フォトレジストと比較して誘電材料に対して高
度に選択的なものであり、誘電体層を通して接触用窓が
ほとんどエツチングされる。導線とフィールド領域の上
のフォトレジストは、最初のエツチング・ステップで誘
電体を保護する。第２のＲＩＥでは、導線が形成される
領域の上の部分的に現像されたフォトレジストを除去す
るが、フィールド領域の上に、ある厚さの現像されない
フォトレジスト層が残る。第３のＲＩＥでは、接触用窓
中の誘電体層の残りの部分を、下層のデバイス接点また
は第１の導線までエツチングし、導線領域の誘電体層を
所定の深さまでエツチングする。次に、残ったフォトレ
ジストを除去した後、コンフォーマルな導電性の層をウ
ェーハ全体の上１こ付着させ、誘電体層のエツチングさ
れた領域を完全に充填する。最後に、導電層を平坦化し
、誘電体層の上面から過剰の金属をすべて除去する。こ
の工程を繰り返して、窓が既存のパターンを形成した導
電層と接触する所に、導電層を次々に形成することがで
きる。

Ｅ、実施例 半導体集積回路は、一般に半導体材料のウェーハ上に形
成される。ウェーハは、比較的大きい表面を有し、その
上に多数の同一の回路を同時に形成する。しかし、説明
のために、図では小部分の断面を示す。

第１Ａ図に半導体ウェーハ１０の断面を示す。

０ＭＯ８技術では、ウェーハ１０はｐ型の単結晶シリコ
ンであることが好ましい。０ＭＯ８電界効果トランジス
タを製作した後、ウェーハ１０のフィールド領域中にフ
ィールド酸化物１１を成長させる。ケイ化チタン／多結
晶シリコン接点１２をフィールド酸化物１１上に設ける
。シリコン・ウェーハ１０は、通常第１Ａ図に示すよう
に、Ｎ◆拡散領域１３等の各種の拡散領域を有する。

Ｎ÷拡散領域１３、フィールド酸化物１１、およびＴｉ
５ｉｚ／多結晶シリコン接点１２は、「自己整合ケイ化
物技術におけるＴｉＳｉ２の使用（Ｔｈｅ　ｕｓｅ　ｏ
ｆ　Ｔｉ５ｉ２ｉｎ　ａ　ｓｅｌｆ−ａｌｉｇｎｅｄｓ
ｉｌｉｃｉｄｅ　ｔｅｃｈｎｏｌｏｇｙ）　ＶＬＳＩ　
５ｃｉｅｎｃｅ　ａｎｄＴｅｃｈｎｏｌｏｇｙ）Ｃ，デ
ロカ（Ｄｅｌｌ’ｏｃａ）　、Ｕ、　Ｍ。

ブリス（Ｂｕｌｌｉｓ）　ＨＡ、Ｅｌｅｃｔｒｏｃｈｅ
ｍｉｃａｌＳｏｃ　１ｅｔｙ刊、１９８２年のｐ、２．
２４に記載のＣ１Ｙ、チン（Ｔｉｎｇ　）他の方法等、
周知の方法にょうて形成させる。次に、窒化シリコン等
のエッチ・バリア皮膜１５を付着させて、多結晶シリコ
ン／Ｔｉ５ｉｚ接点を後のエツチング・ステップから保
護する。他のバリア皮膜を使用することもできるが、窒
化シリコンは股間の誘電体の一部となり、かつケイ化物
領域とは異なるエッチ特性を有するので好ましい。窒化
シリコンを使用すると、選択性エツチングを容易に行な
うことができる。窒化シリコンの付着を行なうには、低
圧化学蒸着（ＣＶＤ）法を含めて、多くの周知の付着方
法がある。

厚さ約５００人のＳｉＮｘエッチ・バリアで十分である
。

次に、酸化シリコンまたは他の同様な誘電材料の比較的
厚い層１７をウェーハ全体の上に付着させる。適当な酸
化シリコン層には、ホウリンケイ酸ガラス（ＢＰＳＧ）
と低温酸化物（ＬＴＯ）の２種類があり、いずれも化学
蒸着により付着させることができる。この誘電体の層は
、化学・機械的研磨、熱りフロー、またはＲＩＥにより
平坦化することが好ましい。好ましい実施例では、多結
晶シリコン／Ｔｉ５ｉｚ層の完全性を確保するため、多
結晶シリコン接点１２上の最終の二酸化シリコン１７の
厚さは少なくとも０．６μｍとする。

次に、第２の誘電体、好ましくは窒化シリコンの層１９
を、平坦化した二酸化シリコン１７の上に付着させる。

窒化シリコン層１９は、窒化シリコン・エッチ・バリア
皮膜１５より厚いことが好ましく、厚さ１０００Ａ程度
とする。どのエツチング方法を選択するかに応じて、す
なわち、そのエツチング方法が窒化シリコンに比較して
他の誘電体層に対して選択的であるかどうかに応じて、
この窒化シリコン層１９は、エッチ・ストップ・バリア
としても、後の処理での接触用窓のためのマスク層とし
ても機能する。窒化シリコンの付着には、低圧ＣＶＤを
含めて、多くの周知の付着方法がある。

第１の誘電体、好ましくは酸化シリコンの第２の層２１
を、窒化シリコン層１９の上に付着させる。第２の酸化
シリコン層２１の厚さは、メタラジを相互接続する第１
の層の厚さに、平坦化の際の誘電体の損失を見越して、
約０．１５μｍの渾さを加えたものとする。通常、金属
相互接続の厚みは１μｍであり、この厚さの場合、二酸
化シリコン層２１の厚さは少なくとも１．１５μｍとす
る。誘電体層１７．１９．２１は、単一の誘電材料きす
ることができる。しかし、複合誘電体構造を使用して、
複合誘電体層の段間の短絡とピンホールの数を減少させ
ると、集積回路の信顆性が向上する。また、前述のよう
に、窒化シリコンの中間層１９は、後続のエツチング処
理を２種類の誘電体層の間で選択的になるように選択し
た場合、エッチ・ストップ層としてもマスク層としても
機能する。

第１Ｂ図を参照すると、次にフォトレジストの層２３を
この構造上に付着させる。この実施例では、シップレイ
社（Ｓｈｉｐｌｅｙ）のＡＺ　　１３５０ＪＴＭ等のポ
ジティブ・フォトレジストを使用するが、本発明はネガ
ティブ・フォトレジストを使用しても実施できる。フォ
トレジストの厚さは、約１．６μｍである。本発明の主
要な特徴は、層中に３つの異なる種類の領域、すなわち
、レジストのすべてを残す第１組の領域であるフィール
ド領域２５、レジストの一部を残す第２組の領域である
導線領域２７、およびレジストのすべてを除去する第３
組の領域である接触用窓領域２９ができるように、フォ
トレジスト層にパターンを形成することである。このよ
うなレジスト構造を得るには、ＧＣＡ　　６３００Ｂ等
の光学的ステッパ装置を使用することが好ましい。この
種の光学的ステッパは、同じチップ・サイトに汲置１０
種類までの異なるマスクを露出することができる、レチ
クル管理機構（ＲＭＳ）を有する。レチクル間のオーバ
レイ誤差は、０．０２６μｍ未溝で、したがって、接触
用マスクと第１段の金属相互接続用の２つのレチクルは
、実質的に互いに自己整合される。

所期のフォトレジスト構造を生成するために、各レチク
ルに異なる露出を使用する。第１Ｂ図で、フォトレジス
ト領域２５はまったく露出されていない。厚さ１．６μ
ｍのシップレイＡＺ　　１３５ＱＪ丁Ｍを使用し、線の
太さを最小の１μｍとするると、導線領域２７は約１０
０ｍＪ／ｃｍ２、接触用窓領域２９は約２５０ｍＪ／ｃ
ｍ２の線量を受ける。しかし、これらの線量レベルは、
リソグラフィの当業者が理解するとおり、レジスト・シ
ステム、露出する放射線の周波数、線の太さ、使用する
レジストの厚さによって変わる。

このようなレジストのプロファイルを形成する他の方法
には、電子線リングラフィ装置からの可変の線量を用い
るものや、通常の不透明領域と透明領域の外に、半透明
の第３の領域を宵するグレイ・レベルのフォトマスクを
使用するものがある。

電子線リソグラフィ装置は、接触用窓領域２９が導線領
域２７より高いレベルの線量を受けるように、露出線量
が変化するようにプログラミングすることができる。し
かし、電子線リングラフィ装置はステッパより速度がず
っと遅く、このため２レチクル法より好ましくない。第
１Ｂ図に対応するグレイ・レベルのマスクは、フィール
ド領域２５への放射線を遮断する完全に不透明なりロム
領域と、接触用窓領域２９に放射線量を完全に伝達する
ガラス領域を何する。第３の領域では、クロム・ドツト
・パターンの使用、またはこれらの領域のガラス上に付
着させた染料層により、導線領域２７への線量が減少す
る。グレイ・レベルのマスクは、Ｊ、Ｅ、クローニン（
Ｃｒｏｎｉｎ）他「電子線を使用し、近似補正ソフトウ
ェアにより実行するステップ式レジスト構造の画定（Ｄ
ｅｆｉｎｉｎｇＳｔｅｐｐｅｄ　Ｒｅ５ｉｓｔ　５ｔｒ
ｕｃｔｕｒｅ　ｔｌｓｉｎｇ　Ｅ−Ｂｅａｍ　ａｎｄＩ
ｍｐｌｅｍｅｎｔｅｄ　ｗｉｔｈ　Ｐｒｏｘｉ＋＊ｉｔ
ｙ　ＣｏｒｒｅｃｔｉｏｎＳｏｆｔｗａｒｅ）　Ｊ　％
アイ・ビー・エム・テクニカル・ディスクロージャ・プ
ルテン％　Ｖｏｌ、３１、Ｎｏ、７．１９８８年１２月
、Ｉ）り、　２８θ〜８７に記載されている。２レチク
ル法は、接触用窓領域２８と導線領域２７との間で線量
を自由に変化させることができるので、線量が比較的一
定のグレイ・レベル・マスクと比較して少なくとも１つ
の利点がある。

第１Ｃ図は、レジストを現像した後のレジストのプロフ
ァイルを示す。この図に示すように、接触用窓領域２９
は完全に現像されているが、導線領域２７は部分的に現
像され、この領域では部分的厚さのフォトレジストが残
っている。配線を形成しないフィールド領域２５は、レ
ジストの厚さが完全なまま残っている。レジストの高さ
の違いは、接触用窓領域２９と相互接続メタラジ領域２
７で露出線量を変化させることにより調節することがで
きる。

次に、接触用窓領域２９で、第１のＲＩＥエツチングを
行なう。このエツチングは従来のＲＩＥ装置で行ない、
フォトレジスト領域２７．２５のエッチ速度と比較して
、誘電体層２Ｌ　　１９．１７に対して高度に選択的で
ある。アプライド・マテリアルズ（Ａｐｐｌｉｅｄ　Ｍ
ａｔｅｒｉａｌｓ）社の８１１０ＲＩＥ装置を使用する
場合の適当なエッチ条件は次のとおりである。

Ｃ，ＨＦ３流量　　：　　１３５Ｎｃｍ３／分０２流量
　　　　’　　　１５Ｎｃｍ３／分圧力　　　　　　　
°　　　５０ミリトル理想的には、第１のエツチング・
ステップは、誘電体層１７が完全にエツチングされてエ
ッチ・ストップ層１５に達することなく、停止する。導
線領域２７中の部分的に現像されたレジストは、第１段
の導線が形成される領域での誘電体層２１のエツチング
を防止する。得られた構造を第１Ｄ図に示す。

第１Ｅ図では、相互接続金属領域２７上のレジストが、
酸素プラズマを主体とする第２のＲＩＥにより除去され
る。上記と同タイプの従来のＲＩＥｌ置で、フォトレジ
ストを選択的に除去するエツチング条件は下記のとおり
である。

電圧　　　　　：　　−５２５Ｖ ０２流量　　　　”　　　２ＯＮｃｍ３／分圧力　　　
　　　　°　　　１０ミリトルフイールド領域２５中の
現像されないレジストの一部も厚さが減少するが、これ
らの領域内の誘電体層２１．１９．１７を保護するのに
十分な厚さが残っている。

次に、第３のＲＩＥにより、レジストと窒化シ！Ｊ：Ｉ
：／層１９．１５に比較して、二酸化シリコンに対する
高いエッチ速度選択性で、導線領域２７の上の誘電体層
２１を除去する。接触用窓領域２９中の誘電体層１７の
残りの部分も、第３のＲＩＥによってエツチングされる
。従来のＲＩＥ装置で、下記の処理条件を使用すること
ができる。

電圧　　　　　：　　１ｏｏｏｖ ＣＨＦ３流量　　：　　９ＯＮＣｍ３／分ＣＦ４流量　
　　’　　　２ＯＮｃｍ３／分圧力　　　　　　　°　
　　５０ミリトルこの方法では、酸化シリコンと窒化シ
リコンのエッチ速度の比は、６対１となる。

次に、エッチ・バリア１５をエツチングして、多結晶シ
リコン／Ｔ　ｉ　Ｓ　ｉｚ接点１２またはＮ＋拡散領域
１３を露出させる。従来のＲＩＥ装置を使用して、窒化
シリコンとケイ化物のエッチ速度選択性を１０対１にす
る条件は、次のとおりである。

電圧　　　　　：　　−ｅｏｏｖ ＣＨＦ　３流量　　：　　１３５Ｎｃｍ３／分０２流量
　　　　’　　　１５Ｎｃｍ３／分圧力　　　　　　　
：　　　５０ミリトル次に、もう１回ＲＩＥエツチング
、酸素アッシュまたは残ったフォトレジストの化学的ス
トリッピングにより、残ったレジストをすべて除去する
。

上記のエツチング・ステップはすべて同一のＲＩＥ処理
チェンバ、同一のＲｒＥシステムの隣接する処理チェン
バ、または第２もしくは第３のＲＩＥＨ置で行なうこと
ができる。上記の処理条件は、特定の好ましい実施例の
代表的なものである。異なる誘電材料、ＲＩＥ装置、反
応ガスを選択した場合は、上記の条件を変更する必要が
ある。

第１Ｆ図は、ウェーハ全体に厚い導電層３１を付着させ
た後の断面図である。半導体デバイス間の細い線を相互
接続する場合、導電層３１は、金属、たとえばＣＶＤタ
ングステン、またはスパッタリングした複合メタラジ、
たとえばアルミニウム、銅、チタン等の金属の組合せが
好ましい。この金属層３１は、接触用窓中の接点、導線
領域２７中のスタッド、および第１段の相互接続メタラ
ジを形成する。幾何形状のより大きいある種の応用分野
では、導１！層３１として、ドーピングした多結晶シリ
コンを使用することもできる。導電材料３１は、エツチ
ングされたチャネルおよび接触用窓のすべてを、過度に
充填するのに十分な厚さに付着させることが好ましい。

次に、ＲＩＥエツチングまたは化学・機械的研磨ステッ
プにより、誘電体２１の上面から過剰の導電材料３１を
除去して、導電層３１を平坦化する。化学・機械的研磨
は、米国特許出願第７９１８６０号明細書の教示に従っ
て行なうことができる。完成した構造を第１Ｇ図に示す
。

第１Ｈ図は、第１Ｇ図に示す断面から９０度の角度から
見た回路の断面を示す。第１Ｈ図では、第１段の配線３
３の一部が接点３５によりデバイス層に接続されている
が、他の配線３３は接続されていない。

第２図に示すように、第１Ａ図ないし第１Ｇ図に示す製
造技術は、多段の配線にも拡張することができる。この
構造は、第１のエッチ・ストップ層を除いて、上記のス
テップを反復することにより形成される。第３の二酸化
シリコン層３７の後、第３の窒化シリコン層３９および
第４の二酸化シリコン層４１を付着させ、これらの層に
チャネルと接触用ホールをエツチングする。導電材料４
３を付着させ、平坦化して、第２層の相互接続を形成す
る。

好ましい実施例では、誘電体層としてＣＶＤにより付着
させた複合酸化シリコンと窒化シリコンを使用するが、
スピン・コーティングしたポリイミドやスパッタリング
した石英等の他の絶縁材料も適当である。ポリイミド層
を使用する場合に、適合するエッチ・ストップ材料とし
ては、スピン・コーティングしたガラスやプラズマ窒化
物等がある。

本発明を上記の特定の実施例について説明したが、当業
者なら理解するように、本発明の原理および範囲から逸
脱することなく、変更を加えることができる。たとえば
、本発明をＣＭＯ８集積回路について説明したが、シリ
コン・バイポーラ、ＧａＡｓ　　ＦＥＴＮその他の回路
技術にも応用できることは明らかである。さらに、好ま
しい実施例では、半導体基板中のデバイスを相互接続す
る導線パターンの形成について記述したが、本発明は下
層の基板への接触用窓のパターンに自己整合した、パタ
ーンを形成したどのような導ｉ！！層の形成にも使用す
ることができる。この実施例は、例示のためのものにす
ぎない。

Ｆ０発明の効果 本発明により、相互接続配線層を下層の接触用窓に位置
合せすることができ、−相互接続メタラジ工程でのリン
グラフィ・ステップ数を減少させることができる。

【図面の簡単な説明】

第１Ａ図ないし第１Ｇ図は、本発明の方法によりＣＭＯ
８集積回路を製作する工程の各ステップの断面図であり
、第１Ｇ図は完成した集積回路構造を示す。 第１Ｈ図は、第１Ｇ図と同様の断面図を９０度回転した
もので、接触スタッド上の第１段の金属と、誘電材料上
の第１段の金属線を示す図である。 第２図は、本発明により製作した２段の金属を有するＣ
ＭＯ８集積回路の断面図である。 １０・・・・半導体ウェーハ、１１・・・・フィールド
酸化物、１２・・・・ケイ化チタン・多結晶シリコン接
点、１３・・・・Ｎ“拡散領域、１５・・・・エッチ・
バリア皮膜、１７・・・・酸化シリコン層、１９・・・
・窒化シリコン層、２１・・・・酸化シリコン層。

Claims (13)

【特許請求の範囲】
1. （１）半導体基板上の誘電体層中に、下層の接触用窓に
   自己整合するパターン形成した導電性層を製造する方法
   において、 上記誘電体層の上に、完全に現像された領域と、完全に
   現像された上記領域と互いに位置合せされた部分的に現
   像された領域と、現像されない領域とを有する感光層を
   形成するステップと、 上記感光層が完全に現像された上記領域中の、上記誘電
   体層を選択的にエッチングして、少なくとも部分的に上
   記誘電体層を貫通する接触用窓を形成するステップと、 上記感光層の部分的に現像された上記領域を選択的に除
   去するステップと、 上記感光層が部分的に所定の深さまで現像された上記領
   域の上記誘電体層をエッチングして、パターンを形成し
   た上記導電層用のチャネルを形成し、上記感光層が上記
   誘電体層を通じて完全に現像された上記領域の上記誘電
   体層をエッチングして、上記半導体基板への接触用窓を
   形成するステップと、 上記誘電体層の上に導電性材料を付着させるステップと
   、 上記導電層を平坦化して、上記誘電体層のエッチングさ
   れていない領域から、上記導電層を除去するステップと 含むことを特徴とする導電層形成方法。
2. （２）上記誘電体層が、第１の誘電材料の第１の層と、
   第２の誘電材料の第１の層と、上記第１誘電材料の第２
   の層と、上記第２誘電材料の第２の層で形成された複合
   誘電体層であることを特徴とする、請求項（１）に記載
   の方法。
3. （３）上記導電層が金属であることを特徴とする、請求
   項（１）に記載の方法。
4. （４）上記導電材料が複合金属であることを特徴とする
   、請求項（１）に記載の方法。
5. （５）上記感光層がポジティブ・フォトレジスト層であ
   ることを特徴とする、請求項（１）に記載の方法。
6. （６）上記第１誘電材料の上記第１層および第２層がエ
   ッチ・ストップ・バリアとして機能し、上記の所定の深
   さが上記第２誘電材料の上記第２層の厚さに等しいこと
   を特徴とする、請求項（２）に記載の方法。
7. （７）上記第１誘電材料が窒化シリコンであり、上記第
   ２誘電材料が酸化シリコンであることを特徴とする、請
   求項（２）に記載の方法。
8. （８）半導体基板上の誘電体層中に、下層の接触用窓に
   自己整合する導線を製造する方法において、上記基板上
   にエッチ・ストップ層を形成するステップと、 上記基板上に誘電体層を形成するステップと、上記接点
   のパターン中に完全に現像された領域を有し、上記の導
   線のパターン中に上記の完全に現像された領域と部分的
   に互いに位置合せされた部分的に現像された領域を有し
   、上記誘電体層の上に現像されない領域を有するフォト
   レジスト層を形成するステップと、 上記フォトレジストが完全に現像された上記領域の上記
   誘電体層を選択的にエッチングして、上記誘電体層に部
   分的に貫通する接触用窓を形成するステップと、 上記フォトレジストの部分的に現像された上記領域を選
   択的にエッチングするステップと、上記フォトレジスト
   が部分的に現像された上記領域の上記誘電体層を所定の
   深さまでエッチングして、上記導線用のチャネルを形成
   し、上記フォトレジストが上記誘電体層を通じて完全に
   現像された上記領域中に、上記半導体基板への接点を形
   成するステップと、 上記接触用窓が形成される上記エッチ・ストップ層をエ
   ッチングして、上記半導体デバイスと接触させるステッ
   プと、 上記誘電体層の上に導電層を付着させ、上記接触用窓お
   よびチャネルを充填するステップと、上記導電層を平坦
   化して、上記誘電体層のエッチングされない領域から上
   記導電層を選択的に除去するステップと を含むことを特徴とする導線形成方法。
9. （９）上記誘電体層が、第１の誘電材料の第１の層と、
   第２の誘電材料の層と、上記第１誘電材料の第２の層で
   形成される複合誘電体層であることを特徴とする、請求
   項（８）に記載の方法。
10. （１０）上記導電層が金属であることを特徴とする、請
    求項（８）に記載の方法。
11. （１１）上記第２誘電材料の上記の層が、エッチ・スト
    ップ・バリアとして機能することを特徴とする、請求項
    （９）に記載の方法。
12. （１２）上記第１誘電材料が酸化シリコンであり、上記
    第２誘電材料が窒化シリコンであることを特徴とする、
    請求項（９）に記載の方法。
13. （１３）さらに、上記の平坦化した導電層の上に第２の
    誘電体層を形成するステップと、 第２のパターンの接触用窓中に完全に現像された領域を
    有し、第２のパターンの導線中に部分的に現像された領
    域を有し、上記第２誘電体層の上に現像されない領域を
    有し、完全に現像された上記領域と部分的に現像された
    上記領域が互いに位置合せされている、第２のフォトレ
    ジスト層を形成するステップと、 上記第２フォトレジスト層が、完全に現像された上記領
    域の上記第２誘電体層を選択的にエッチングして、少な
    くとも部分的に上記誘電体層を貫通する接触用窓を形成
    するステップと、 上記第２フォトレジスト層の、部分的に現像された上記
    領域を選択的にエッチングするステップと、 上記フォトレジストが部分的に所定の深さまで現像され
    た上記領域の上記第２誘電体層をエッチングして、上記
    導線用のチャネルを形成し、上記フォトレジストが完全
    に現像された上記領域中に平坦化された上記導電層に接
    続する接触用窓を形成するステップと、 上記第２誘電体層の上に第２の導電層を付着させ、上記
    接触用窓およびチャネルを充填するステップと、 上記第２導電層を平坦化して、上記第２誘電体層のエッ
    チングされない領域から上記第２導電層を選択的に除去
    して、第２の平坦化した導電層を形成するステップと を含むことを特徴とする請求項（８）に記載の方法。