JPH0750694B2

JPH0750694B2 - 導電層形成方法

Info

Publication number: JPH0750694B2
Application number: JP2247684A
Authority: JP
Inventors: ハリツシユ・エヌ・コテチヤ; ハンズ・アドルフ・プロシユカ; デイヴ・スタナソロヴイツチ; ジエーコブ・フレドリツク・セイセン
Original assignee: インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン
Priority date: 1989-10-31
Filing date: 1990-09-19
Publication date: 1995-05-31
Anticipated expiration: 2010-05-31
Also published as: JPH03154331A; EP0425787A2; EP0425787A3

Description

【発明の詳細な説明】 A.産業上の利用分野本発明は、一般に基板上に感光性材料を使用する半導体
加工に関するものである。具体的には、本発明は、下層
の接触用窓に自己整合する、金属の相互接続配線層を設
ける方法に関するものである。

B.従来の技術半導体産業では、VLSIデバイスの回路密度を高くして、
マイクロプロセッサの速度と性能を高める新しい方法を
考案する努力が続けられている。半導体チップ上に形成
したデバイスは、一般に誘電材料によって相互に分離さ
れた多数の導電性金属層により相互接続されている。こ
れらの金属層は、バイアまたは接触用窓を介して相互に
また下層のデバイスに接続されている。この接触用窓
は、上の導電層がが誘電体を通って下降し、下層と電気
的接触を行なう、誘電体中の穴である。金属層を相互接
続するための他の方法は、分離された導電性材料のスタ
ッド層を使用するものである。金属層と接触用窓または
スタッド段との間に十分な接触領域を維持することが必
要なので、リソグラフィ処理に特有の、オーバレイ誤差
と加工バイアスを補償するために、金属および窓または
スタッド層の各種の微細形状の寸法を大きくしなければ
ならない。この設計の基本的ルールの寸法の増大によ
り、回路配置の密度に著しいロスが生じる。さらに、オ
ーバレイ誤差および加工バイアスを改善するために、フ
ォトリソグラフィの装置および工程に年間何百万ドルも
費やしている。オーバレイ許容誤差のためのチップの面
積と、リソグラフィの費用を最少にするために、多くの
「自己整合」法がプロセス・エンジニアによって開発さ
れてきた。

オーバレイ許容誤差のためのチップ面積のロスに加え
て、半導体工業が次世代の集積回路のために開発してい
る寸法で、スタッド層や接触用窓を製造するのに多くの
問題がある。従来技術では、金属スタッド・レベルは一
般にリフトオフ法で形成されている。寸法が1.5μｍ以
下になると、金属スタッドを金属層に良好に接着するの
が次第に困難になる。したがって、金属スタッドをリフ
トオフ層の残りの部分とともに除去して開路を形成する
傾向がある。接触用窓を誘電体層中にエッチングする場
合、接触用窓の側面は、金属層が接触用窓中に下降する
際に金属層の良好な連続性を保証するために、傾斜を設
ける必要がある。傾斜が急になるほど、メタラジが接触
用窓の縁部で切目を生じる傾向が大きくなる。しかし、
金属線の連続性を保証するために、徐々に傾斜する側壁
を使用すると、貴重なチップ面積を要し、接触用窓の密
度を必要に応じて高くすることができなくなる。さら
に、接触用窓の使用により、表面が非常に不規則にな
り、後で信頼性のある相互接続層を製造することがます
ます困難になる。

米国特許第4789648号明細書に記載された従来技術の１
つは、これらの問題のいくつかを解決するために開発さ
れたものである。この方法では、複合誘電体層を、パタ
ーンを形成した導電性材料の第１の層の上に付着させ
る。複合誘電体層は、２層の二酸化シリコン等の誘電材
料層の間に接触用ホールが挟まれた、パターンを形成し
たエッチ・ストップからなる。第２のフォトレジスト層
を付着させ、パターンを形成して上層の相互接続層を画
定する。次に、上層の誘電体をエッチ・ストップ層まで
エッチングして、配線チャネルを形成する。接触用ホー
ルが露出した位置でエッチングを続けて、パターンを形
成した導電性材料の第１の層まで延びる、側壁が垂直な
接触用窓を形成する。チャネルおよび接触用窓を金属層
で充填し、過剰の金属をエッチングまたは化学・機械的
研磨により除去する。

この方法は従来の技術の欠点の多くを解決するが、自己
整合法ではない。したがって、オーバレイ誤差と加工バ
イアスの余裕を取るため、余分なチップ面積が必要にな
る。集積回路を製造するのに必要なリソグラフィ工具の
全数と加工時間の外に、接触用ホールと配線チャネルを
形成するために、２つのフォトリソグラフィ・ステップ
が別に必要である。また、この方法は、特に既存の金属
層の上にメタラジ層を製作するために設計され、半導体
デバイスの上に直接メタラジ層を付着させるものではな
い。

C.発明が解決しようとする課題本発明の目的は、相互接続配線層を下層の接触用窓に位
置合せすることにある。

本発明の目的には、相互接続メタラジ工程で、リソグラ
フィ・ステップの数を減少させることも含まれる。

本発明の目的には、相互接続金属層の間の不連続を最少
にすることも含まれる。

本発明の目的には、オーバレイ誤差および加工バイアス
を補償するのに必要なチップの面積を減少させることも
含まれる。

本発明の目的には、後の処理のため、平坦な表面を提供
することも含まれる。

D.課題を解決するための手段本発明の目的は、完全に現像された領域、部分的に現像
された領域、および現像されない領域を複合誘電体層の
上に有する、フォトレジスト等の感光材料の、厚さが異
なる層を形成することにより達成される。これらの領域
は、それぞれレジストの厚さがゼロの領域、レジストの
厚さが部分的な領域、レジストの厚さが完全な領域であ
る。完全に現像された領域は、接触用窓があ下層のデバ
イス接点と接触する場所に形成する。部分的に現像され
た領域は、相互接続導線を形成すべき場所に形成する。
誘電体層が完全に保たれる場所の上では、フォトレジス
トは現像されないまま残される。

厚さの異なるフォトレジスト層を形成した後、一連の反
応性イオン・エッチング（RIE）を行なう。最初のRIE
は、フォトレジストと比較して誘電材料に対して高度に
選択的なものであり、誘電体層を通して接触用窓がほと
んどエッチングされる。導線とフィールド領域の上のフ
ォトレジストは、最初のエッチング・ステップで誘電体
を保護する。第２のRIEでは、導線が形成される領域の
上の部分的に現像されたフォトレジストを除去するが、
フィールド領域の上に、ある厚さの現像されないフォト
レジスト層が残る。第３のRIEでは、接触用窓中の誘電
体層の残りの部分を、下層のデバイス接点または第１の
導線までエッチングし、導線領域の誘電体層を所定の深
さまでエッチングする。次に、残ったフォトレジストを
除去した後、コンフォーマルな導電性の層をウェーハ全
体の上に付着させ、誘電体層のエッチングされた領域を
完全に充填する。最後に、導電層を平坦化し、誘電体層
の上面から過剰の金属をすべて除去する。この工程を繰
り返して、窓が既存のパターンを形成した導電層と接触
する所に、導電層を次々に形成することができる。

E.実施例半導体集積回路は、一般に半導体材料のウェーハ上に形
成される。ウェーハは、比較的大きい表面を有し、その
上に多数の同一の回路を同時に形成する。しかし、説明
のために、図では小部分の断面を示す。

第1A図に半導体ウェーハ10の断面を示す。CMOS技術で
は、ウェーハ10はｐ型の単結晶シリコンであることが好
ましい。CMOS電界効果トランジスタを製作した後、ウェ
ーハ10のフィールド領域中にフィールド酸化物11を成長
させる。ケイ化チタン／多結晶シリコン接点12をフィー
ルド酸化物11上に設ける。シリコン・ウェーハ10は、通
常第1A図に示すように、N⁺拡散領域13等の各種の拡散領
域を有する。N⁺拡散領域13、フィールド酸化物11、およ
びTiSi₂/多結晶シリコン接点12は、「自己整合ケイ化物
技術におけるTiSi₂の使用（The use of TiSi₂ in a sel
f−aligned silicide technology）VLSI Science and T
echnology、C.デロカ（Doll'oca）、U.M.ブリス（Bulli
s）編、Electrochemical Society刊、1982年のp.224に
記載のC.Y.チン（Ting）他の方法等、周知の方法によっ
て形成させる。次に、窒化シリコン等のエッチ・バリア
皮膜15を付着させて、多結晶シリコン/TiSi₂接点を後の
エッチング・ステップから保護する。他のバリア皮膜を
使用することもできるが、窒化シリコンは段間の誘電体
の一部となり、かつケイ化物領域とは異なるエッチ特性
を有するので好ましい。窒化シリコンを使用すると、選
択性エッチングを容易に行なうことができる。窒化シリ
コンの付着を行なうには、低圧化学蒸着（CVD）法を含
めて、多くの周知の付着方法がある。厚さ約500ÅのSiN
_xエッチ・バリアで十分である。

次に、酸化シリコンまたは他の同様な誘電材料に比較的
厚い層17をウェーハ全体の上に付着させる。適当な酸化
シリコン層には、ホウリンケイ酸ガラス（BPSG）と低温
酸化物（LTO）の２種類があり、いずれも化学蒸着によ
り付着させることができる。この誘電体の層は、化学・
機械的研磨、熱リフロー、またはRIEにより平坦化する
ことが好ましい。好ましい実施例では、多結晶シリコン
/TiSi₂層の完全性を確保するため、多結晶シリコン接点
12上の最終の二酸化シリコン17の厚さは少なくとも0.6
μｍとする。

次に、第２の誘電体、好ましくは窒化シリコンの層19
を、平坦化した二酸化シリコン17の上に付着させる。窒
化シリンコン層19は、窒化シリコン・エッチ・バリア皮
膜15より厚いことが好ましく、厚さ1000Å程度とする。
どのエッチング方法を選択するかに応じて、すなわち、
そのエッチング方法が窒化シリコンに比較して他の誘電
体層に対して選択的であるかどうかに応じて、この窒化
シリコン層19は、エッチ・ストップ・バリアとしても、
後の処理での接触用窓のためのマスク層としても機能す
る。窒化シリコンの付着には、低圧CVDを含めて、多く
の周知の付着方法がある。

第１の誘電体、好ましくは酸化シリコンの第２の層21
を、窒化シリコン層19の上に付着させる。第２の酸化シ
リコン層21の厚さは、メタラジを相互接続する第１の層
の厚さに、平坦化の際の誘電体の損失を見越して、約0.
15μｍの厚さを加えたものとする。通常、金属相互接続
の厚みは１μｍであり、この厚さの場合、二酸化シリコ
ン層21の厚さは少なくとも1.15μｍとする。誘電体層1
7、19、21は、単一の誘電材料とすることができる。し
かし、複合誘電体構造を使用して、複合誘電体層の段間
の短絡とピンホールの数を減少させると、集積回路と信
頼性が向上する。また、前述のように、窒化シリコンの
中間層19は、後続のエッチング処理を２種類の誘電体層
の間で選択的になるように選択した場合、エッチ・スト
ップ層としてもマスク層としても機能する。

第1B図を参照すると、次にフォトレジストの層23をこの
構造上に付着させる。この実施例では、シップレイ社
（Shipley）のAZ 1350J^TM等のポジティブ・フォトレジ
ストを使用するが、本発明はネガティブ・フォトレジス
トを使用しても実施できる。フォトレジストの厚さは、
約1.6μｍである。本発明の主要な特徴は、層中に３つ
の異なる種類の領域、すなわち、レジストのすべてを残
す第１組の領域であるフィールド領域25、レジストの一
部を残す第２組の領域である導線領域27、およびレジス
トのすべてを除去する第３組の領域である接触用窓領域
29ができるように、フォトレジスト層にパターンを形成
することである。このようなレジスト構造を得るには、
GCA 6300B等の光学的ステッパ装置を使用することが好
ましい。この種の光学的ステッパは、同じチップ・サイ
トに最高10種類までの異なるマスクを露出することがで
きる、レチクル管理機構（RMS）を有する。レチクル間
のオーバレイ誤差は、0.025μｍ未満で、したがって、
接触用マスクと第１段の金属相互接続用の２つのレチク
ルは、実質的に互いに自己整合される。所期のフォトレ
ジスト構造を生成するために、各レチクルに異なる露出
を使用する。第1B図で、フォトレジスト領域25はまった
く露出されていない。厚さ1.6μｍのシップレイAZ 135
0J^TMを使用し、線の太さを最小の１μｍとするると、導
線領域27は約100mJ/cm²、接触用窓領域29は約250mJ/cm²
の線量を受ける。しかし、これらの線量レベルは、リソ
グラフィの当業者が理解するとおり、レジスト・システ
ム、露出する放射線の周波数、線の太さ、使用するレジ
ストの厚さによって変わる。

このようなレジストのプロファイルを形成する他の方法
には、電子線リソグラフィ装置からの可変の線量を用い
るものや、通常の不透明領域と透明領域の外に、半透明
の第３の領域を有するグレイ・レベルのフォトマスクを
使用するものがある。電子線リソグラフィ装置は、接触
用窓領域29が導線領域27より高いレベルの線量を受ける
ように、露出線量が変化するようにプログラミングする
ことができる。しかし、電子線リソグラフィ装置はステ
ッパより速度がずっと遅く、このため２レクチル法より
好ましくない。第1B図に対応するグレイ・レベルのマス
クは、フィールド領域25への放射線を遮断する完全に不
透明なクロム領域と、接触用窓領域29に放射線量を完全
に伝達するガラス領域を有する。第３の領域では、クロ
ム・ドット・パターンの使用、またはこれらの領域のガ
ラス上に付着させた染料層により、導線領域27への線量
が減少する。グレイ・レベルのマスクは、J.E.クローニ
ン（Cronin）他「電子線を使用し、近似補正ソフトウェ
アにより実行するステップ式レジスト構造の画定（Defi
ning Stepped Resist Structure Using E−Beam and Im
plemented with Proximity Correction Software）」、
アイ・ビー・エム・テクニカル・ディスクロージャ・ブ
ルテン、Vol.31、No.7、1988年12月、PP.286〜87に記載
されている。２レクチル法は、接触用窓領域29と導線領
域27との間で線量を自由に変化させることができるの
で、線量が比較的一定のグレイ・レベル・マスクと比較
して少なくとも１つの利点がある。

第1C図は、レジストを現像した後のレジストのプロファ
イルを示す。この図に示すように、接触用窓領域29は完
全に現像されているが、導線領域27は部分的に現像さ
れ、この領域では部分的厚さのフォトレジストが残って
いる。配線を形成しないフィールド領域25は、レジスト
の厚さが完全なまま残っている。レジストの高さの違い
は、接触用窓領域29と相互接続メタラジ領域27で露出線
量を変化させることにより調節することができる。

次に、接触用窓領域29で、第１のRIEエッチングを行な
う。このエッチングは従来のRIE装置で行ない、フォト
レジスト領域27、25のエッチ速度と比較して、誘電体層
21、19、17に対して高度に選択的である。アプライド・
マテリアルズ（Applied Materials）社の8110 RIE装置
を使用する場合の適当なエッチ条件は次のとおりであ
る。

CHF₃流量:135Ncm³/分 O₂流量:15Ncm³/分圧力:50ミリトル理想的には、第１のエッチング・ステップは、誘電体層
17が完全にエッチングされてエッチ・ストップ層15に達
することなく、停止する。導線領域27中の部分的に現像
されたレジストは、第１段の導線が形成される領域での
誘電体層21のエッチングを防止する。得られた構造を第
1D図に示す。

第1E図では、相互接続金属領域27上のレジストが、酸素
プラズマを主体とする第２のRIEにより除去される。上
記と同タイプの従来のRIE装置で、フォトレジストを選
択的に除去するエッチング条件は下記のとおりである。

電圧：−525V O₂流量:20Ncm³/分圧力:10ミリトルフィールド領域25中の現像されないレジストの一部も厚
さが減少するが、これらの領域内の誘電体層21、19、17
を保護するのに十分な厚さが残っている。

次に、第３のRIEにより、レジストと窒化シリコン層1
9、15に比較して、二酸化シリコンに対する高いエッチ
速度選択性で、導線領域27の上の誘電体層21を除去す
る。接触用窓領域29中の誘電体層17の残りの部分も、第
３のRIEによってエッチングされる。従来のRIE装置で、
下記の処理条件を使用することができる。

電圧:1000V CHF₃流量:90Ncm³/分 CF₄流量:20Ncm³/分圧力:50ミリトルこの方法では、酸化シリコンと窒化シリコンのエッチ速
度の比は、６対１となる。

次に、エッチ・バリア15をエッチングして、多結晶シリ
コン/TiSi₂接点12またはN⁺拡散領域13を露出させる。従
来のRIE装置を使用して、窒化シリコンとケイ化物のエ
ッチ速度選択性を10対１にする条件は、次のとおりであ
る。

電圧：−600V CHF₃流量:135Ncm³/分 O₂流量:15Ncm³/分圧力:50ミリトル次に、もう１回RIEエッチング、酸素アッシュまたは残
ったフォトレジストの化学的ストリッピングにより、残
ったレジストをすべて除去する。上記のエッチング・ス
テップはすべて同一のRIE処理チェンバ、同一のRIEシス
テムの隣接する処理チェンバ、または第２もしくは第３
のRIE装置で行なうことができる。上記の処理条件は、
特定の好ましい実施例の代表的なものである。異なる誘
電材料、RIE装置、反応ガスを選択した場合は、上記の
条件を変更する必要がある。

第1F図は、ウェーハ全体に厚い導電層31を付着させた後
の断面図である。半導体デバイス間の細い線を相互接続
する場合、導電層31は、金属、たとえばCVDタングステ
ン、またはスパッタリングした複合メタラジ、たとえば
アルミニウム、銅、チタン等の金属の組合せが好まし
い。この金属層31は、接触用窓中の接点、導線領域27中
のスタッド、および第１段の相互接続メタラジを形成す
る。幾何形状のより大きいある種の応用分野では、導電
層31として、ドーピングした多結晶シリコンを使用する
こともできる。導電材料31は、エッチングされたチャネ
ルおよび接触用窓のすべてを、過度に充填するのに十分
な厚さに付着させることが好ましい。次に、RIEエッチ
ングまたは化学・機械的研磨ステップにより、誘電体21
の上面から過剰の導電材料31を除去して、導電層31を平
坦化する。化学・機械的研磨は、米国特許出願第791860
号明細書の教示に従って行なうことができる。完成した
構造を第1G図に示す。

第1H図は、第1G図に示す断面から90度の角度から見た回
路の断面を示す。第1H図では、第１段の配線33の一部が
接点35によりデバイス層に接続されているが、他の配線
33は接続されていない。

第２図に示すように、第1A図ないし第1G図に示す製造技
術は、多段の配線にも拡張することができる。この構造
は、第１のエッチ・ストップ層を除いて、上記のステッ
プを反復することにより形成される。第３の二酸化シリ
コン層37の後、第３の窒化シリコン層39および第４の二
酸化シリコン層41を付着させ、これらの層にチャネルと
接触用ホールをエッチングする。導電材料43を付着さ
せ、平坦化して、第２層の相互接続を形成する。

好ましい実施例では、誘電体層としてCVDにより付着さ
せた複合酸化シリコンと窒化シリコンを使用するが、ス
ピン・コーティングしたポリイミドやスパッタリングし
た石英等の他の絶縁材料も適当である。ポリイミド層を
使用する場合に、適合するエッチ・ストップ材料として
は、スピン・コーティングしたガラスやプラズマ窒化物
等がある。

本発明を上記の特定の実施例について説明したが、当業
者なら理解するように、本発明の原理および範囲から逸
脱することなく、変更を加えることができる。たとえ
ば、本発明をCMOS集積回路について説明したが、シリコ
ン・バイポーラ、GaAs FET、その他の回路技術にも応
用できることは明らかである。さらに、好ましい実施例
では、半導体基板中のデバイスを相互接続する導線パタ
ーンの形成について記述したが、本発明は下層の基板へ
の接触用窓のパターンに自己整合した、パターンを形成
したどのような導電層の形成にも使用することができ
る。この実施例は、例示のためのものにすぎない。

F.発明の効果本発明により、相互接続配線層を下層の接触用窓に位置
合せすることができ、相互接続メタラジ工程でのリソグ
ラフィ・ステップ数を減少させることができる。

【図面の簡単な説明】

第1A図ないし第1G図は、本発明の方法によりCMOS集積回
路を製作する工程の各ステップの断面図であり、第1G図
は完成した集積回路構造を示す。第1H図は、第1G図と同様の断面図を90度回転したもの
で、接触スタッド上の第１段の金属と、誘電材料上の第
１段の金属線を示す図である。第２図は、本発明により製作した２段の金属を有するCM
OS集積回路の断面図である。 10……半導体ウェーハ、11……フィールド酸化物、12…
…ケイ化チタン・多結晶シリコン接点、13……N⁺拡散領
域、15……エッチ・バリア皮膜、17……酸化シリコン
層、19……窒化シリコン層、21……酸化シリコン層。

───────────────────────────────────────────────────── フロントページの続き (72)発明者デイヴ・スタナソロヴイツチアメリカ合衆国ニユーヨーク州イサーカ、グラハム・ロード、アパートメント12エイ、100番地 (72)発明者ジエーコブ・フレドリツク・セイセンアメリカ合衆国テキサス州オースチン、ワグテイル・サークル8902番地 (56)参考文献特開昭63−173330（ＪＰ，Ａ) 特開昭62−173715（ＪＰ，Ａ) 特開昭64−47049（ＪＰ，Ａ) 特開昭59−169151（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】半導体基板上の誘電体層中に、下層の接触
用窓に自己整合するパターン形成した導電性層を製造す
る方法において、上記誘電体層の上に、完全に現像された領域と、完全に
現像された上記領域と互いに位置合せされた部分的に現
像された領域と、現像されない領域とを有する感光層を
形成するステップと、上記感光層が完全に現像された上記領域中の、上記誘電
体層を選択的にエッチングして、少なくとも部分的に上
記誘電体層を貫通する接触用窓を形成するステップと、上記感光層の部分的に現像された上記領域を選択的に除
去するステップと、上記感光層が部分的に現像された上記領域の上記誘電体
層を所定の深さまでエッチングして、上記パターン形成
した導電層用のチャネルを形成し、且つ上記感光層が完
全に現像された上記領域の上記誘電体層を全てエッチン
グして、上記半導体基板への接触用窓を形成するステッ
プと、上記誘電体層の上に導電性材料を付着させるステップ
と、上記導電層を平坦化して、上記誘電体層のエッチングさ
れていない領域から、上記導電層を除去するステップと含むことを特徴とする導電層形成方法。
【請求項２】上記誘電体層が、第１の誘電材料の第１の
層と、第２の誘電材料の第１の層と、上記第１誘電材料
の第２の層と、上記第２の誘電材料の第２の層で形成さ
れた複合誘電体層であることを特徴とする、請求項１に
記載の方法。
【請求項３】上記導電層が金属であることを特徴とす
る、請求項１に記載の方法。
【請求項４】上記導電材料が複合金属であることを特徴
とする、請求項１に記載の方法。
【請求項５】上記感光層がポジティブ・フォトレジスト
層であることを特徴とする、請求項１に記載の方法。
【請求項６】上記第１誘電材料の上記第１層および第２
層がエッチ・ストップ・バリアとして機能し、上記の所
定の深さが上記第２誘電材料の上記第２層の厚さに等し
いことを特徴とする、請求項２に記載の方法。
【請求項７】上記第１誘電材料が窒化シリコンであり、
上記第２誘電材料が酸化シリコンであることを特徴とす
る、請求項２に記載の方法。
【請求項８】半導体基板上の誘電体層中に、下層の接触
用窓に自己整合する導線を製造する方法において、上記基板上にエッチ・ストップ層を形成するステップ
と、上記基板上に誘電体層を形成するステップと、上記接点のパターン中に完全に現像された領域を有し、
上記の導線のパターン中に完全に現像された領域と部分
的に互いに位置合わせされた部分的に現像された領域を
有し、上記誘電体層の上に現像されない領域を有するフ
ォトレジスト層を形成するステップと、上記フォトレジストが完全に現像された上記領域の上記
誘電体層を選択的にエッチングして、上記誘電体層に部
分的に貫通された接触用窓を形成するステップと、上記フォトレジストの部分的に現像された上記領域を選
択的にエッチングするステップと、上記フォトレジストが部分的に現像された上記領域の上
記誘電体層を所定の深さまでエッチングして、上記導線
用のチャネルを形成し、且つ上記フォトレジストは上記
電導体層を通じて完全に現像された上記領域の上記誘電
体層を全てエッチングして、上記半導体基板への接点を
形成するステップと、上記接触用窓が形成される場所において上記エッチ・ス
トップ層をエッチングして、上記半導体デバイスと接触
させるステップと、上記誘電体層の上に導電層を付着させ、上記接触用窓お
よびチャネルを充填するステップと、上記導電層を平坦化して、上記誘電体層のエッチングさ
れない領域から上記導電層を選択的に除去するステップ
とを含むことを特徴とする導線形成方法。
【請求項９】上記誘電体層が、第１の誘電材料の第１の
層と、第２の誘電材料の層と、上記第１誘電材料の第２
の層で形成される複合誘電体層であることを特徴とす
る、請求項８に記載の方法。
【請求項１０】上記誘電層が金属であることを特徴とす
る、請求項８に記載の方法。
【請求項１１】上記第２誘電材料の上記の層が、エッチ
・ストップ・バリアとして機能することを特徴とする、
請求項９に記載の方法。
【請求項１２】上記第１誘電材料が酸化シリコンであ
り、上記第２誘電材料が窒化シリコンであることを特徴
とする、請求項９に記載の方法。
【請求項１３】さらに、上記の平坦化した導電層の上に
第２の誘電体層を形成するステップと、第２のパターンの接触用窓中に完全に現像された領域を
有し、第２のパターンの導線中に部分的に現像された領
域を有し、上記第２誘電体層の上に現像されない領域を
有し、完全に現像された上記領域と部分的に現像された
上記領域が互いに位置合わせされている、第２のフォト
レジスト層を形成するステップと、上記第２フォトレジスト層が、完全に現像された上記領
域の上記第２誘電体層を選択的にエッチングして、少な
くとも部分的に上記誘電体層を貫通する接触用窓を形成
するステップと、上記第２フォトレジスト層の、部分的に現像された上記
領域を選択的にエッチングするステップと、上記フォトレジストが部分的に現像された上記領域の上
記第２誘電体層を所定の深さまでエッチングして、上記
導線用のチャネルを形成し、且つ上記フォトレジストが
完全に現像された上記領域の上記誘電体層を全てエッチ
ングして、平坦化された上記導電層に接続する接触用窓
を形成するステップと、上記第２誘電体層の上に第２の導電層を付着させ、上記
接触用窓およびチャネルを充填するステップと、上記第２導電層を平坦化して、上記第２誘電体層のエッ
チングされない領域から上記第２導電層を選択的に除去
して、第２の平坦化した導電層を形成するステップとを含むことを特徴とする請求項８に記載の方法。