JPH03154545A - 高速パケツト交換スイツチ - Google Patents
高速パケツト交換スイツチInfo
- Publication number
- JPH03154545A JPH03154545A JP1292309A JP29230989A JPH03154545A JP H03154545 A JPH03154545 A JP H03154545A JP 1292309 A JP1292309 A JP 1292309A JP 29230989 A JP29230989 A JP 29230989A JP H03154545 A JPH03154545 A JP H03154545A
- Authority
- JP
- Japan
- Prior art keywords
- switch
- input
- output
- routing
- switch control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケット交換スイッチ番こおけるスイッチの制
御方式に関する。
御方式に関する。
従来の表置は、特公昭６３−４０５１１号公報に記載の
ように、各スイッチ部におけるパケットの出刃先がパケ
ット内の出力回線を示す情報に基づいて固定的壷こ決定
されろものであった。
ように、各スイッチ部におけるパケットの出刃先がパケ
ット内の出力回線を示す情報に基づいて固定的壷こ決定
されろものであった。
上記従来技術は、各スイッチ部におけるパケットの出刃
先を固定的に決定するため、−組の入力回線、及び、出
力回線間のルートが一通りに限定される。
先を固定的に決定するため、−組の入力回線、及び、出
力回線間のルートが一通りに限定される。
一方、パケット交換スイッチは、一般に、複数のスイッ
チを多段接続して構成されるため、入力回線、及び、出
力回線が異なる複数のノくケラトのルートの一部が重複
下６場合がある。この時、−部のトラヒックが増加する
こと番こまって、ルートの一部を共用する他のトラヒッ
ク曇こ影響を与える問題がある。具体的には、他のトラ
ヒックのノくツファ内待ち時間増加によるパケット遅延
の増加、さらに、バッファオーバフローによるノ（ケラ
ト紛失の可能性が生じる０ 本発明の目的は、各スイッチ部における）（ケラトの出
力光までのルートを、選択可能なルーティング方式とす
る事により、問題点を解決することにある。
チを多段接続して構成されるため、入力回線、及び、出
力回線が異なる複数のノくケラトのルートの一部が重複
下６場合がある。この時、−部のトラヒックが増加する
こと番こまって、ルートの一部を共用する他のトラヒッ
ク曇こ影響を与える問題がある。具体的には、他のトラ
ヒックのノくツファ内待ち時間増加によるパケット遅延
の増加、さらに、バッファオーバフローによるノ（ケラ
ト紛失の可能性が生じる０ 本発明の目的は、各スイッチ部における）（ケラトの出
力光までのルートを、選択可能なルーティング方式とす
る事により、問題点を解決することにある。
上記目的を達成するために、本発明は高速ノくケラト交
換スイッチの入力回線毎に、異ったスイッチの制御要求
を書込んだ複数のルーティングメモリを用意した。
換スイッチの入力回線毎に、異ったスイッチの制御要求
を書込んだ複数のルーティングメモリを用意した。
工作用〕
ルーティングメモリ曇こは、高速パケット交換スイッチ
ｌこ入力するパケットに含まれる宛先に関するルーティ
ング情報に対応するスイッチ制御要求が書込まれており
、入力回線毎に複数個のルーティングメモリが準備され
ることにより、−個のパケットに対して複数の違ったス
イッチ制御要求が競合制御部に入力さｎ１出力バツフア
がビジーの場合、他に空いている出カバソファの選択が
可能となるため高速パケット交換スイッチの使用率を高
（することができる。
ｌこ入力するパケットに含まれる宛先に関するルーティ
ング情報に対応するスイッチ制御要求が書込まれており
、入力回線毎に複数個のルーティングメモリが準備され
ることにより、−個のパケットに対して複数の違ったス
イッチ制御要求が競合制御部に入力さｎ１出力バツフア
がビジーの場合、他に空いている出カバソファの選択が
可能となるため高速パケット交換スイッチの使用率を高
（することができる。
以下、本発明の一実施例を第１図、第２図を用いて説明
する。第１図において、１１〜１Ｎは入力回線、４１〜
４Ｎは入力制御部、５１〜５Ｎはスイッチ部データ入力
、６１．〜□・・・６Ｎ、〜、はスイッチ制御要求。
する。第１図において、１１〜１Ｎは入力回線、４１〜
４Ｎは入力制御部、５１〜５Ｎはスイッチ部データ入力
、６１．〜□・・・６Ｎ、〜、はスイッチ制御要求。
７はスイッチ、８は競合制御部、８Ａはスイッチ制御情
報、９１〜９Ｎはスイッチ出力データ、Ａ１〜ＡＮは出
力バツファ、Ｂｉ〜ＢＮは出力回線である。第２図は第
１図の４１〜４Ｎの入力制御部のはレジスタ、 ＦＮ、
〜Ｉ！ｌは複数個のルーティングメモリである。
報、９１〜９Ｎはスイッチ出力データ、Ａ１〜ＡＮは出
力バツファ、Ｂｉ〜ＢＮは出力回線である。第２図は第
１図の４１〜４Ｎの入力制御部のはレジスタ、 ＦＮ、
〜Ｉ！ｌは複数個のルーティングメモリである。
以下、例として入力回線１Ｎから入力されたノくケラト
の動作について説明する。第２図において、入力口ｉ１
Ｎから入力されたパケットは入力制御部４Ｎ内の入力バ
ッファ部ＣＮに蓄積される。蓄積されたパケットの中か
ら宛先情報を示すビット列はレジスタＤＮに取り込まれ
、さらに、レジスタＤＮからの出力はルーティングメモ
リＦＮ、〜１へ入力される。
の動作について説明する。第２図において、入力口ｉ１
Ｎから入力されたパケットは入力制御部４Ｎ内の入力バ
ッファ部ＣＮに蓄積される。蓄積されたパケットの中か
ら宛先情報を示すビット列はレジスタＤＮに取り込まれ
、さらに、レジスタＤＮからの出力はルーティングメモ
リＦＮ、〜１へ入力される。
次に、ルーティングメモリＦＮ、〜０の出力である複数
の相異なるスイッチ制御要求６Ｎ、〜１は同時に競合制
御部８へ入力される。
の相異なるスイッチ制御要求６Ｎ、〜１は同時に競合制
御部８へ入力される。
ここで、複数のルーティングメモυＦＮ、〜、には相異
なるスイッチ制御要求６Ｎ、〜１が設定されている。こ
の高速パケット交換スイッチでは、成る入力回線１Ｎへ
入力されたパケットは宛先に従い、出力回線８１〜ＢＮ
のいずれかに出力されることになる。ルーティングメモ
リＦＮに設定されるスイッチ制御要求６Ｎは、入力口ｉ
１Ｎへ入力したパケットヲ出力させるべき出力回線Ｂ１
〜ＢＮのいずれか一回線に対応するものであり、出力さ
せるべき回線が複数存在する場合、複数のルーティング
メモリＦ Ｎ、＝、にそれぞれのスイッチ制御要求６Ｎ
、〜、、１ を設定しておく。
なるスイッチ制御要求６Ｎ、〜１が設定されている。こ
の高速パケット交換スイッチでは、成る入力回線１Ｎへ
入力されたパケットは宛先に従い、出力回線８１〜ＢＮ
のいずれかに出力されることになる。ルーティングメモ
リＦＮに設定されるスイッチ制御要求６Ｎは、入力口ｉ
１Ｎへ入力したパケットヲ出力させるべき出力回線Ｂ１
〜ＢＮのいずれか一回線に対応するものであり、出力さ
せるべき回線が複数存在する場合、複数のルーティング
メモリＦ Ｎ、＝、にそれぞれのスイッチ制御要求６Ｎ
、〜、、１ を設定しておく。
競合制御部８は入力制御部４１〜４Ｎからのスイッチ制
御要求６１．〜．・・６Ｎ、〜。を対象に競合調停を行
い、調停を受けた要求についてスイッチ制御情報８Ａを
作成してスイッチ７へ入力する。
御要求６１．〜．・・６Ｎ、〜。を対象に競合調停を行
い、調停を受けた要求についてスイッチ制御情報８Ａを
作成してスイッチ７へ入力する。
スイッチ７は、スイッチ部入力データ５１〜５Ｎの中か
らスイッチ制御情報８Ａに従って選択し、スイッチ部出
力データ９１〜９Ｎのいずれか一つに出力され出力バッ
ファ部Ａ１〜ＡＮに蓄積される。
らスイッチ制御情報８Ａに従って選択し、スイッチ部出
力データ９１〜９Ｎのいずれか一つに出力され出力バッ
ファ部Ａ１〜ＡＮに蓄積される。
ここで、ルーティンメモＩＪＦＮＩ−１は複数個用意さ
れることにより、入力回線１Ｎは複数個のスイッチ制御
要求６Ｎ、〜ｍ を競合回路８に入力することができる
。このスイッチ制御要求６Ｎ、−ｍ をそれぞれ優先順
位に従った要求に割当てると空きの出力バッファ部Ａ１
〜ＡＮを捕捉する確率は高くなり、交換スイッチの使用
率を高くできる。
れることにより、入力回線１Ｎは複数個のスイッチ制御
要求６Ｎ、〜ｍ を競合回路８に入力することができる
。このスイッチ制御要求６Ｎ、−ｍ をそれぞれ優先順
位に従った要求に割当てると空きの出力バッファ部Ａ１
〜ＡＮを捕捉する確率は高くなり、交換スイッチの使用
率を高くできる。
従って、本実施例をこよれば、ある特定の出力回線への
接続要求が多い場合、ルーティングメ、モリを複数個用
意し、複数の出力回線の中から選択する論理を採用する
ことにより、入力バッファでデータの蓄積・保留される
時間を短縮することができ入力バッファのオーバフロー
確率を低く抑えることが可能である。
接続要求が多い場合、ルーティングメ、モリを複数個用
意し、複数の出力回線の中から選択する論理を採用する
ことにより、入力バッファでデータの蓄積・保留される
時間を短縮することができ入力バッファのオーバフロー
確率を低く抑えることが可能である。
本発明によれば、異なるスイッチ制御要求を書き込むル
ーティングメモリを複数個用意するだけで、同一宛先情
報を持ったパケットデータを異なるルートで送出するこ
とができるので、特定の回線へのトラヒックの集中を防
ぐことができる。
ーティングメモリを複数個用意するだけで、同一宛先情
報を持ったパケットデータを異なるルートで送出するこ
とができるので、特定の回線へのトラヒックの集中を防
ぐことができる。
第１図は本発明の一実施例のブロック図、＠２図は第１
図の入力制御部のブロック図である。 １１〜１Ｎ・・・入力回線 ４１〜４Ｎ・・・入力制
御部５１〜５Ｎ・・・スイッチ部入力データ６１、〜．
．〜６Ｎ、〜１・・・スイッチ制御要求７・・・スイッ
チ部 ８・・・競合制御回路８Ａ・・・スイッチ制
御情報 ９１〜９Ｎ・・・スイッチ出力データ Ａ１〜ＡＮ・・・出力バッファ部 Ｂ１〜ＢＮ・・・出力口＋Ｗ ＣＮ・・・入力バッフ
ァ部ＤＮ・・・レジスタ Ｆ Ｎ ＋〜１ ・・・ルーティングメモ９４１図 伊２図 Ｎ
図の入力制御部のブロック図である。 １１〜１Ｎ・・・入力回線 ４１〜４Ｎ・・・入力制
御部５１〜５Ｎ・・・スイッチ部入力データ６１、〜．
．〜６Ｎ、〜１・・・スイッチ制御要求７・・・スイッ
チ部 ８・・・競合制御回路８Ａ・・・スイッチ制
御情報 ９１〜９Ｎ・・・スイッチ出力データ Ａ１〜ＡＮ・・・出力バッファ部 Ｂ１〜ＢＮ・・・出力口＋Ｗ ＣＮ・・・入力バッフ
ァ部ＤＮ・・・レジスタ Ｆ Ｎ ＋〜１ ・・・ルーティングメモ９４１図 伊２図 Ｎ
Claims (1)
- 【特許請求の範囲】 １、入力回線からのパケットを一旦蓄積するファースト
インファーストアウト形式の入力バッファと、前記入力
バッファに蓄積された前記パケットの中から前記パケッ
トの宛先に関するルーティング情報を取り出すレジスタ
と、前記ルーティング情報を入力してスイッチ制御要求
を出力するルーティングメモリと、複数のスイッチ制御
要求を競合制御して最終的なスイッチ制御情報を作成す
る競合制御部と、前記入力バッファから入力された前記
パケットを前記スイッチ制御情報により指定された出力
へ出力するスイッチと、前記スイッチからの前記パケッ
トを、一旦、蓄積するファーストインファーストアウト
形式の出力バッファと、前記出力バッファからのパケッ
トを出力する出力回線とを含むパケット交換スイッチに
おいて、 前記入力回線毎に異つたスイッチ制御要求の格納された
複数の前記ルーティングメモリを用意し、複数の前記ル
ーティングメモリから出力された異ったスイッチ制御要
求を前記競合制御部へ入力可能としたことを特徴とする
高速パケット交換スイッチ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292309A JPH03154545A (ja) | 1989-11-13 | 1989-11-13 | 高速パケツト交換スイツチ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1292309A JPH03154545A (ja) | 1989-11-13 | 1989-11-13 | 高速パケツト交換スイツチ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03154545A true JPH03154545A (ja) | 1991-07-02 |
Family
ID=17780100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1292309A Pending JPH03154545A (ja) | 1989-11-13 | 1989-11-13 | 高速パケツト交換スイツチ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03154545A (ja) |
-
1989
- 1989-11-13 JP JP1292309A patent/JPH03154545A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2803262B2 (ja) | パケット・スイッチ | |
| KR0155554B1 (ko) | 가변 길이 셀을 전송하기 위한 통신 스위칭장치 및 방법 | |
| USRE34305E (en) | Switching system and method of construction thereof | |
| EP0195589B1 (en) | Switching system for transmission of data | |
| EP0413899B1 (en) | Packet switching system having bus matrix switch | |
| US4797880A (en) | Non-blocking, self-routing packet switch | |
| SE515148C2 (sv) | Styrning av cellväljare | |
| US7352766B2 (en) | High-speed memory having a modular structure | |
| JP3269273B2 (ja) | セル交換装置及びセル交換システム | |
| JPH11266272A (ja) | 共用バッファ制御装置 | |
| JP2820106B2 (ja) | トラヒックシェーパ装置 | |
| JP2628701B2 (ja) | 優先順位付き情報パケット用交換装置 | |
| US7269158B2 (en) | Method of operating a crossbar switch | |
| JPH03154545A (ja) | 高速パケツト交換スイツチ | |
| JP5691555B2 (ja) | 相互結合網制御システム、相互結合網制御方法 | |
| JPH0927812A (ja) | Ａｔｍスイッチのアドレス生成回路 | |
| JP2001024641A (ja) | クロスバー型スイッチのアービタにおける接続許可システム及び方法 | |
| JPH11234333A (ja) | ゲートウェイ装置 | |
| JPS6361530A (ja) | パケツトスイツチ | |
| JPH06284453A (ja) | Ａｔｍセルスイッチ | |
| JP2584868B2 (ja) | セル交換装置 | |
| JPWO2011111210A1 (ja) | データブロック読出制御装置 | |
| JP2575220B2 (ja) | セル交換装置 | |
| JP2003298601A (ja) | パケット並替装置、オーバーフロー処理方法、プログラム、及び記憶媒体 | |
| JPH04271546A (ja) | 入力キューイング型パケット処理装置の競合制御方式 |