JPH031545A - Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ　産業上の利用分野 Ｂ　発明の概要 Ｃ従来の技術 Ｄ　発明が麻決しようとする課題 Ｅ　課題を解決するための手段（第１図）Ｆ　作用 Ｇ　実施例 Ｈ発明の効果 Ａ　産業上の利用分野 本発明は、ＭＩＳ型トランジスタすなわち絶縁ゲート型
トランジスタ、特にＰチャンネルＭＩＳ型トランジスタ
とｎチャンネルＭＩＳ型トランジスタが共通の半導体基
板上に形成されたＣ−ＭＩＳに適用して好適なＭＩＳ型
トランジスタとＭＩＳ型トランジスタの製造方法に関わ
る。

Ｂ　発明の概要 本発明は、ＭＩＳ型トランジスタとＭＩＳ型トランジス
タの製造方法に係わり、第１導電型の半導体領域いわゆ
るサブストレイト６Ｎ域に設けられた第２導電型のソー
ス領域内にこのソース領域から第１導電型の半導体領域
に達する凹部を設け、この凹部内に選択的ＣＶＤによっ
てコンタクト金属を設けて、これによりソース領域とこ
の第１導電型の半導体領域とをコンタクトするようにし
て製造の簡易化と信頼性の向上とさらに占有面積の縮小
化をはかる。

Ｃ従来の技術 通常一般のＭＩＳ型トランジスタの使用態様においては
、そのソースとチャンネル形成部のいわゆるサブストレ
イト領域とは互いに電気的にコンタクトされて同電位と
して使用される態様をとる。

一方、通常のＭＩＳ型トランジスタを有する半導体集積
回路Ｍｉｓ−ＩＣ１相補型のＣ−Ｍ　Ｉ　Ｓにおいて、
半導体基板の同一主面すなわち上面側から各配線すなわ
ち電極導出がなされる必要がある場合、サブストレイト
領域とソース領域との接続ゲート電極とソース及びドレ
イン領域が配置形成される半導体基板の主面と同一側に
おいて、接続配線によるコンタクトがとられる必要が生
じる。

この種の従来のＭＩＳ型トランジスタの例としては、例
えば第４図にその路線的拡大平面図を示すように、第１
導電型例えばｐ型の半導体領域（１）すなわちその一部
がチャンネル形成領域となるサブストレイト領域上にゲ
ート絶縁層を介してゲート電極（２）が形成され、これ
を挾んでその両側にそれぞれ第２導電型例えばｎ型のソ
ース領域（３）及びドレイン領域（４）がイオン注入法
等によって形成される。（５）及び（６）はソース及び
ドレイン各領域（３）及び（４）にそれぞれオーミック
にコンタクトされる電極ないしは配線（以下配線という
）である。これら配線（５）及び（６）は、ソース及び
ドレイン各領域（３）及び（４）上を覆って形成された
絶縁層にそれぞれ例えば複数個穿設された、コンタクト
ホール（７）及び（８）を通じて各領域（３）及び（４
）にオーミックにコンタクトするようになされる。

一方、第１導電型の半導体領域（１）のソース領域（３
）とは別の位置にこれと例えば並置して第１導電型すな
わちｐ型の高濃度のコンタク）ＴＪ域（９）が選択的拡
散等によって形成され、これに同様のコンタクトホール
（１０）が開口されてこのコンタクトホール（１０）を
通じて配線（５）がコンタクト領域（９）にオーミック
にコンタクトされて第１導電型半導体領域（１）すなわ
ちサブストレイト領域とソース領域（３）との電気的接
続が行われるようになされる。（１６）はゲート電極（
２）の端部から導出されたゲート配線を示す。

ところが、このような構成によるＭＩＳ型トランジスタ
においては、そのコンタクト領域（９）がソース領域（
３）と並置して設けられることによって全体の占有面積
が大となり、半導体集積回路（ＩＣ）において回路素子
の高密度小型化を阻害するという課題がある。

Ｄ　発明が解決しようとする課題 本発明の１の目的は、上述した第１導電型の半導体領域
すなわちサブストレイト領域とソース領域との電気的コ
ンタクトによる占有面積の増大化の課題の解決をはかる
ことにある。

このような第１導電型の半導体領域すなわちサブストレ
イト領域とソース領域とのコンタクト部の存在によ名面
積の増大化を回避する構造としては、例えば第５図に示
すように、その第１導電型の半導体領域（１）すなわち
サブストレイト領域に対するコンタクト領域（９）を平
面的にみてソース領域（３）上に配置するという構造を
とることが考えられる。第５図において第４図と対応す
る部分には同一符号を付して重複説明を省略するが、こ
のＭＩＳ型トランジスタの製造方法を第６図を参照して
説明すると、先ず第６図Ａに示すようにこれ自体が第１
導電型の半導体領域（１）を構成するか、あるいはウェ
ル領域を選択的不純物ドープによって形成して、このウ
ェル領域によって第１導電型の半導体領域（１）を構成
する半導体基板（１１）を用意する。

この半導体基板（１１）はそのＭＩＳ型トランジスタ等
の回路素子形成部以外のいわゆるフィールド部に例えば
熱酸化による厚いフィールド絶縁層（１２）が形成され
、素子形成部には同様に例えば熱酸化による薄い酸化膜
によるゲート絶縁Ｎ　（１３）が形成され、これの上に
例えば低比抵抗多結晶シリコンよりなるゲート電極（２
）が所要のパターンに形成される。そしてこのフィール
ド絶縁層（１２）によって囲まれた素子形成領域上に一
部跨って第１のイオン注入マスク層（１５、”）を例え
ばフォトレジスト層の塗布、パターン露光及び現像処理
によって形成する。そして、このフィールド絶縁層（１
２）と第１のイオン注入マスクとして第２の導電型この
例ではｎ型の不純物をイオン注入してゲート電極（２）
を挟んでドレイン領域（４）とこれとは反対側に第５図
に示すように第１のイオン注入マスク層（１５，）の存
在によって一部切り欠かれたソース領域（３）を形成す
る。

第６図Ｂに示すように、第１のイオン注入マスク層（１
５＋）を除去し、回路素子形成領域すなわちＭＩＳ型ト
ランジスタ形成領域の第６図Ａにおけるマスク１！！（
１５，）が形成されなかった領域に第２のフォトレジス
ト層の塗布、パターン露光及び現像処理によって形成す
る。すなわち、第６図Ａで説明したソース領域（３）と
ドレイン領域（４）が形成れた部分上を第２のイオン注
入マスク層（１５□）によって覆う。そして、この第２
のイオン注入マスク層（ｔ５ｇ）とライールド絶縁Ｊｍ
ｍ（１２）等をマスクとして第１導電型の例えばｐ型の
不純物をイオン注入してコンタクト領域（９）を形成す
る。

第６図Ｃに示すように、第２のイオン注入マスク層（１
５□）を除去し、例えばＳｉＯ□をＣＶＤ法（化学的気
相成長法）よって形成した眉間絶縁層（１４）を形成し
、第５図にも示すようにソース領域（３）、ドレイン領
域（４）及びコンタクト領域（９）上にそれぞれコンタ
クトホール（７）　（８）及び（１０）を穿設する。そ
してコンタクトホール（７）及び（１０）に跨って配線
（５）をオーミックにコンタクトしてソースとサブスト
レイトすなわち第１導電型の半導体領域（１）とのコン
タクトすなわち電気的接続を行い、またドレイン領域（
４）に対してコンタクトホール（８）を通じて配線（６
）のオーミックコンタクトを行う。これら配線（５）及
び（６）は例えばＡ！の全面蒸着及び選択的エツチング
によるパターン化によって同時に形成し得る。また、こ
れら配線（５）及び（６）の形成と同時に例えはゲート
電極（２）の端部上の眉間絶縁層（１４）にコンタクト
ホール（７）（８）及び（１０）の穿設と同時に穿設し
たコンタクトホール（１５）を通じてゲートの配線（１
６）を各配線（５）及び（６）とともに形成することが
できる。

ところが、このような構造による場合、その第１導電型
の半導体領域（１）に対するコンタク）　８ｉ域（９）
の形成と、さらにこのコンタクト領域（９）に対するコ
ンタクトホール（１０）の穿設のためのそれぞれの位置
ずれを考慮することからコンタクト領域（９）は比較的
大きな面積に形成することが必要となって第５図に示す
ように、このコンタクト領域（９）とゲート部との間隔
Ｘ０は、比較的狭小にならざるを得ず、これがためこの
部分においてはソース領域（３）の存在にも拘らず、実
質的にソースとして機能しないことになり、これによっ
て実効的なゲート幅が小となり電流駆動能力が低下する
という課題が生じる。

更にこのようなゲート幅の狭小すなわちこれに伴う電流
駆動能力の低下の課題の解決をもはかるものとして例え
ば第７図にその路線的拡大断面図を示し、第８図にその
断面図を示すように、第１導電型の半導体領域すなわち
その一部がチャンネル形成領域を構成する半導体領域（
すなわちサブストレイト領域）（１）に設けられた第２
導電゛型の不純物領域で形成されたソース領域（３）内
に、このソース領域（３）により囲まれるいわば第４図
におけるコンタクトホール（７）の例えば１のホール（
７）の形成位置に、ソース領域（３）の厚さ方向を横切
って凹部（２１）を形成し、この凹部（２１）を通じて
配線（５）をオーミックにソース領域（３）及び第１導
電型の半導体領域（１）（サブストレイト）にコンタク
トする構成とするものである。

第７図及び第８図において第５図及び第６図と対応する
部分には同一符号を付して重複説明を省略する。

第７図及び第８図で説明した構成によれば、ソース領域
（３）に対するコンタクトホール（７）に凹部（２１）
を設けて、ここに入り込ませた配線（５）によってソー
ス領域（３）の半導体領域（１）すなわちサブストレイ
ト領域に対するコンタクトを行うようにしたので、第７
図に示すようにそのコンタクト部、すなわち凹部（２１
）とゲート部との間隔Ｘ、は、第５図で説明したような
コンタクト領域（９）とこれに対するコンタクトホール
（１０）との位置合せの考慮が必要とならないことから
大なる距離すなわちＸｌ＞Ｘｏと選定することができる
ことによって、このソース領域（３）の全幅に渡って有
効にソース動作を行うことができるものであり、このよ
うにしたことによってソース領域（３）内に第１導電型
半導体領域（１）すなわちサブストレイト領域へのコン
タクト部を設けるにも拘わらず、その実質的ソース動作
幅の縮小化、したがって駆動電流の低下の招来を回避す
ることができる。

ところがこの構成及び方法による場合、配線（５）は、
層間絶縁層（１４）等に穿設したコンタクトホール（７
）とソース領域（３）を横切るように形成した凹部（２
１）による深い凹溝に入り込んで被着させることか必要
となる。しかしながらこのように深い溝に対する配線（
５）のカバレージは、コンタクト部の微細化に伴って良
好に行い難（なる場合が生じ、配線（５）のコンタクト
の信頼性に課題がある。

本発明の他の１の目的は、このようなコンタクト部の信
頼性の課題の解決をはかることにある。

Ｅ　課題を解決するための手段 本発明は、例えば第１図にその路線的拡大断面図を示し
、第２図已にその断面図を示すように、第１導電型の半
導体領域（１）上に設けられた第２導電型の不純物領域
で形成されたソース領域（３）内に、第１導電型の半導
体領域（１）に到る深さの凹部（２１）が設けられる。

そしてこの凹部（２１）内にコンタクト金属（２２）が
充填されてソース領域と第１導電型の半導体領域（１）
とのコンタクトがなさる構成とする。

また、本発明の製造方法は、第１導電型の半導体領域（
１）上に設けられた第２導電型の不純物領域で形成され
たソース領域（３）を有する半導体基板（１１）上に第
２図Ｂに示すようにソース領域（３）の−部を解放する
窓を有するマスクを形成する工程と、このマスク（２３
）の窓を通じて第１導電型の半導体領域（１）に至る深
さの凹部（２１）をソース領域（３）内に選択的に形成
する工程と、第２図Ｃに示すように凹部（２１）によっ
て露呈されたソース領域（３）及び第１導電型の半導体
領域（１）に選択的気相成長法（ＣＶＤ法）によってコ
ンタクト金属（２２）例えばタングステンを被着する工
程とを経てＭＩＳ型トランジスタを得る。

Ｆ　作用 本発明によれば、第７図及び第８図で説明した構成にお
けると同様に、ソース領域（３）及び第１導電型の半導
体領域（１）（サブストレイト）とゲートとの間隔Ｘ、
を第４図で説明した従来例における間隔Ｘ０より充分大
きくできることから実質的ソース動作幅の縮小化を回避
でき、駆動電流の低下を回避できる。しかも、そのソー
ス及びサブストレイトのコンタクト部を形成する凹部（
２１）内には、選択的ＣＶＤ法によって金属例えばタン
グステンＷの被着を行って凹部（２１）の埋込みを行う
ようにしたので、これよりの電気的導出を行う電極ない
しは配線の接続は、第７図及び第８図で説明した例にお
けるような凹部（２１）の深さを含めた深い凹溝に対し
て行うことが回避されることによって電極ないしは配線
の良好なカバレージ、すなわち断切れ、コンタクト不良
等が回避された信頼性の高いＭＩＳ型トランジスタを構
成できる。

Ｇ　実施例 本発明によるＭＩＳ型トランジスタと、本発明によるＭ
ＩＳ型トランジスタの一製造方法とを第２図を参照して
説明する。

第２図Ａに示すように、これ自体で第１導電型例えばＰ
型の半導体領域（サブストレイト領域）（１）を構成す
るか、あるいは選択的に不純物がドープされてウェル領
域による半導体領域（１）が構成されたＳｉ半導体基板
（１１）を設ける。この半導体基板（１１）はその回路
素子形成部すなわち少くともＭＩＳ型トランジスタの形
成部以外のフィールド部に選択的熱酸化の例えば厚い酸
化膜によるフィールド絶縁層（１２）が形成される。そ
して、このフィールド絶縁層（１２）が形成されないす
なわちＭＴＳ型トランジスタの形成部上に例えば同様に
熱酸化等による薄いＳｉＯ□絶縁膜によるゲート絶縁Ｎ
（１３）を形成し、これの上に例えば帯状に低比抵抗多
結晶シリコン等よりなるゲート電極（２）を形成する。

そして、フィールド絶縁層（１２）、ゲート電極（２）
をイオン注入マスクとして薄いゲート絶縁層（１３）の
みが形成されている部分に第２導電型例えばｎ型の不純
物をイオン注入してソース領域（３）及びドレイン領域
（４）を形成する。

第２図Ｂに示すように、エツチングマスク（２３）例え
ばフォトレジストを被着する。このマスク（２３）は、
ソース領域（３）上の一部に窓（２３Ｗ）が穿設され、
この窓（２３Ｗ）を通じてゲート絶縁層（１３）及びソ
ース領域（３）をその各厚さ方面に貫通する半導体領域
（１）に至る深さの凹部（２１）をＲＩＥ（反応性イオ
ンエツチング）等によって形成する。

次に例えばマスク（２３）を除去する。このようにする
と、半導体基板（１１）の表面は例えばそれぞれＳｉＯ
□より成るフィールド絶縁層（１２）及びゲート絶縁層
（１３）によって覆われていて凹部（２１）内において
のみ外部に露呈する。すなわち凹部（２１）内において
のみ半導体Ｓｔが露出する。

第２図Ｃに示すように凹部（２１）内にコンタクト金属
（２２）例えばタングステンＷを選択的ＣＶＤ法によっ
て堆積充填する。このコンタクト金属、例えばＷの選択
的ＣＶＤは、例えばＷＦ６ガスを水素ガスで還元するこ
とによってＷをＳｉ上、っまり凹部（２１）内に堆積さ
せる。この場合、Ｗの堆積速度は、ＳｉＯ□上に対する
よりＳｉに対する方が著しく大であるので、Ｓｉ表面が
露出した凹部（２１）内での堆積が著しく此処に選択的
にＷを堆積充填することができる。

第２図りに示すように、リフローが可能なガラス系の絶
縁材による眉間絶縁層（１４）を全面的にＣＶＤ法等に
よって形成する。

第１図及び第２図已に示すよう、ソース領域（３）の所
定部上と凹部（２１）上すなわちコンタクト金属（２２
）上と、ドレイン領域（４）の所定部とにコンタクトホ
ール（７）と（８）とを、眉間絶縁層（１４）とこれの
下にゲート絶縁層（１３）が存在している場合には、こ
のゲート絶縁層（１３）とにフォトリソグラフィによっ
て穿設する。その後層間絶縁層（１４）に対するリフロ
ー処理を行ってこの眉間絶縁層（１４）の段差部におけ
る肩部をなだらかにし、その後、各コンタクトホール（
７）及び（８）内を含んで、それぞれ例えば金属層より
成る配線ないしは電極（５）及び（６）を、金属層の全
面的被着、フォトリソグラフィーによる選択的エツチン
グ等の周知の技術によって形成する。

上述した例では、凹部（２１）の形成と、これの上のコ
ンタクトホール（７）とを別工程で形成したことによっ
て両者が不一致となるおそれがあるが、これらを自己整
合的に形成するようにすることもできる。この場合の方
法の一例を第３図を参照して説明する。この場合におい
て第３図Ａに示すように第２図Ａで説明したと同様の工
程を経て後、第３図Ｂに示すように第２図りで説明した
眉間絶縁層（１４）の形成を行い、その後この眉間絶縁
層　（１４）に対してフォトリソグラフィによって、ソ
ース領域（３）の上の一部に少なくとも１のコンタクト
ホール（７）の穿設を行い、このコンタクトホール（７
）を通じてこれの下のゲート絶縁層（１３）及び基板（
１１）へのエツチングを行って凹部（２１）の形成を行
う。

その後、第３図Ｃに示すように第２図Ｃで説明したと同
線に凹部（２１）内に選択的にタングステンＷの選択的
形成による充填を行う。

次に第１図及び第３図りに示すように、凹部（２１）以
外のソース領域（３）上とドレイン領域（４〕上とにそ
れぞれコンタクトホール（７）及び（８）を穿設し、リ
フローを行って、配線ないしは電極（５）及び（６）の
形成を行う。

この方法によるときは、第３図Ｂで説明したように、凹
部（２１）の形成をこれの上のコンタクトホール（７）
を通じて行うので、両者を整合一致させることができる
。

尚、図示の例ではｎ型のソース及びドレイン領域（３）
及び（４）が形成されたｎチャンネルＭＩＳ型トランジ
スタの例について説明したが、ＰチャンネルＭＩＳ型ト
ランジスタにおいては第１図〜第３図の各部における導
電型を逆の導電型に選定する。

また、図示の例では半導体基板（１１）に１つのＭＩＳ
型トランジスタを形成するようにしたの場合であるが、
複数個例えばｐチャンネルとｎチャンネルの各ＭＩＳ型
トランジスタを形成することもでき、この場合において
は一方を半導体基板（１１）とは異なる導電型の不純物
が選択的に導入されたいわゆるウェル領域による半導体
領域（１）を形成して、ここに一方の導電型のＭＩＳ型
トランジスタを形成すればよい。

また、第１図に示す例においては、複数個、図において
は３個のコンタクトホール（７）をソース領域（３）上
に形成し、各コンタクトホール（７）に対して電極ない
しは配線（５）を跨って形成するようにした場合である
が、ある場合は１個のコンタクトホール（７）を設ける
こともできるし、あるいは複数個のコンタクトホール（
７）において少なくとも１つまたは各コンタクトホール
（７）にコンタクト金属（２２）を埋込んだ凹部（２１
）を設けて各コンタクトホール（７）に電極ないしは配
線（５）が跨って形成されるようにすることもできる。

また上述した例では凹部（２１）内にのみコンタクト金
属（２２）を埋込むように選択的ＣＶＤによって形成し
た場合であるが、これの上のコンタクトホール（７）内
にもコンタクト金属（２２）を堆積形成することもでき
る。

Ｈ発明の効果 本発明によれば、第７図及び第８図で説明した構成にお
けると同様に、ソース領域（３）及び第１導電型の半導
体領域（１）（サブストレイト）とゲートとの間隔ｘ、
を第４図で説明した従来例における間隔Ｘ０より充分大
きくできることから実質的ソース動作幅の縮小化を回避
でき、駆動電流の低下を回避できる。しかも、そのソー
ス及びサブストレイトのコンタクト部を形成する凹部（
２１）内には、選択的ＣＶＤ法によって金属例えばタン
グステンＷの被着を行って凹部（２１）の埋込みを行う
ようにしたので、これよりの電気的導出を行う電極ない
しは配線の接続は、第７図及び第８図で説明した例にお
けるような凹部（２１）の深さを含めた深い凹溝に対し
て行うことが回避されることによって電極ないしは配線
の良好なカバレージ、すなわち断切れ、コンタクト不良
等が回避された信頗性の高いＭＩＳ型トランジスタを構
成できる。

【図面の簡単な説明】

第１図は本発明によるＭＩＳ型トランジスタの一例の路
線的拡大平面図、第２図Ａ−Ｅ及び第３図Ａ−Ｄはそれ
ぞれ本発明製法の各−例の各工程における路線的拡大断
面図、第４図は従来のＭＩＳ型トランジスタの路線的拡
大平面図、第５図は本発明の説明に供する比較例のＭＩ
Ｓ型トランジスタの路線的拡大平面図、第６図Ａ−Ｃは
それぞれの一例の製法の各工程の路線的拡大平面図、第
７図は他の比較例の路線的拡大平面図、第８図はその断
面図である。 （１）は第１導電型の半導体領域、（２）はゲート電極
、（３）はソース領域、（４）はドレイン領域、（７）
及び（８）はコンタクトホール、（１１）は半導体基板
、（１３）はゲート絶縁層、（２１）は凹部、（２２）
はコンタクト金属である。

Claims (1)

1. 【特許請求の範囲】 １、第１導電型の半導体領域上に設けられた第２導電型
   の不純物領域で形成されたソース領域内に、上記第１導
   電型の半導体領域に到る深さの凹部が設けられ、 該凹部内にコンタクト金属が充填されて上記ソース領域
   と上記第１導電型の半導体領域とのコンタクトがなされ
   たことを特徴とするＭＩＳ型トランジスタ。 ２、第１導電型の半導体領域上に設けられた第２導電型
   の不純物領域で形成されたソース領域を有する半導体基
   板上に上記ソース領域の一部を解放する窓を有するマス
   クを形成する工程と、該マスクの上記窓を通じて上記第
   １導電型の半導体領域に至る深さの凹部を上記ソース領
   域内に選択的に形成する工程と、 該凹部によって露呈された上記ソース領域及び第１導電
   型の半導体領域に選択的気相成長法によってコンタクト
   金属を被着する工程とを有することを特徴とするＭＩＳ
   型トランジスタの製造方法。