JPH0554263B2 - - Google Patents
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- JPH0554263B2 JPH0554263B2 JP57057241A JP5724182A JPH0554263B2 JP H0554263 B2 JPH0554263 B2 JP H0554263B2 JP 57057241 A JP57057241 A JP 57057241A JP 5724182 A JP5724182 A JP 5724182A JP H0554263 B2 JPH0554263 B2 JP H0554263B2
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置の製造方法に係り特に、ゲ
ート電極と、拡散層配線とのコンタクトをとる方
法に関する。
ート電極と、拡散層配線とのコンタクトをとる方
法に関する。
従来LSIに於ては拡散層、ポリシリコン、及び
Al配線等によつて、素子相互の配線が行われて
いる。これら配線どうしの相互接続は、たとえば
拡散層とポリシリコンの場合はダイレクト・コン
タクトを介して行われている。しかし、従来のダ
イレクトコンタクトの方法は、種々の問題があ
り、新しい技術改良が望まれていた。以下図面を
参照して従来技術の問題点を説明する。
Al配線等によつて、素子相互の配線が行われて
いる。これら配線どうしの相互接続は、たとえば
拡散層とポリシリコンの場合はダイレクト・コン
タクトを介して行われている。しかし、従来のダ
イレクトコンタクトの方法は、種々の問題があ
り、新しい技術改良が望まれていた。以下図面を
参照して従来技術の問題点を説明する。
第１図ａは、ダイレクトコンタクトを有する
LSIの一部を示す平面図であり、ポリシリコンよ
りなるゲート電極１０１、配線１０２等が配置さ
れている。１０３，１０４は、拡散層配線であり
同時に１０１をゲート電極とするMOSトランジ
スタのソース及びドレインとなつている。例えば
これは第１図ｂに示した様な回路図に相当してい
る。ポリシリコン配線１０２と拡散層配線１０４
との電気的接触は、ダイレクト・コンタクト１０
５によつて行われる。第２図ａ〜ｄは、第１図に
示し回路素子のｐ−p′による断面図でその製造工
程の概略が描かれている。
LSIの一部を示す平面図であり、ポリシリコンよ
りなるゲート電極１０１、配線１０２等が配置さ
れている。１０３，１０４は、拡散層配線であり
同時に１０１をゲート電極とするMOSトランジ
スタのソース及びドレインとなつている。例えば
これは第１図ｂに示した様な回路図に相当してい
る。ポリシリコン配線１０２と拡散層配線１０４
との電気的接触は、ダイレクト・コンタクト１０
５によつて行われる。第２図ａ〜ｄは、第１図に
示し回路素子のｐ−p′による断面図でその製造工
程の概略が描かれている。
例えばＰ型Si基板２０１上にゲート酸化膜２０
２を例えば200Å程度熱酸化により形成する。次
いでマスク合せを行いダイレクトコンタクト部２
０３の酸化膜を例えばNH4下でエツチングする
ことにより除去し、Si基板表面を露出する（第２
図ａ）。次いで全面にポリシリコン２０４をCVD
法等により全面に堆積させ、例えばPOCl3拡散を
行うことにより全面にりんを拡散させる。この
時、ダイレクトコンタクト部ではシリコン基板に
りんが拡散され拡散層２０５が形成される（第２
図ｂ）。
２を例えば200Å程度熱酸化により形成する。次
いでマスク合せを行いダイレクトコンタクト部２
０３の酸化膜を例えばNH4下でエツチングする
ことにより除去し、Si基板表面を露出する（第２
図ａ）。次いで全面にポリシリコン２０４をCVD
法等により全面に堆積させ、例えばPOCl3拡散を
行うことにより全面にりんを拡散させる。この
時、ダイレクトコンタクト部ではシリコン基板に
りんが拡散され拡散層２０５が形成される（第２
図ｂ）。
次にゲート電極及び配線部にマスク合せにより
フオトレジスタ２０６を残し、これをマスクとし
てポリシリコン２０４をエツチング除去する。こ
のエツチングは、例えばCCl4などを用いたリア
クテイブイオンエツチングにより行れるが、この
際トランジスタ部ではSiのエツチングが酸化膜２
０２表面で止まるがダイレクト・コンタクト部で
は、酸化膜がない為第２図ｃに示した様にシリコ
ン基板に溝２０７が形成される。次にゲート酸化
膜２０２を除去して、Asが例えば50KVで３〜４
×1015cm-2イオン注入されその後例えば1000℃で
約30分アニールすることによりソース・ドレイン
及び拡散層配線２０８が形成される。この時、溝
部にもイオン注入によつてN+拡散層が形成され
ポリシリコン配線２０９と拡散層配線２０８は、
電気的に接続される。しかし、溝部の深さ、形状
は一定ではなくエツチングの条件、オーバーエツ
チングの時間などで大きくかわる為、この溝の部
分での抵抗値のバラツキが大きくなる。又溝が大
きく円形に出来ると、第２図ｅに示した如く、溝
部で拡散層がつながらず拡散層２０８と、ポリシ
リコン配線２０９が電気的に絶縁分離されてしま
う。以上の様な問題は素子の微細化にともない接
合深さが浅くなるに従つてより重要な問題とな
り、これまでLSIの歩留りを著るしく下げる原因
となつていた。又リアクテイブイオンエツチング
により溝部に生じた結晶欠陥が拡散層に於る接合
リークを増大して、素子の性能を低下させる等の
問題もあつた。
フオトレジスタ２０６を残し、これをマスクとし
てポリシリコン２０４をエツチング除去する。こ
のエツチングは、例えばCCl4などを用いたリア
クテイブイオンエツチングにより行れるが、この
際トランジスタ部ではSiのエツチングが酸化膜２
０２表面で止まるがダイレクト・コンタクト部で
は、酸化膜がない為第２図ｃに示した様にシリコ
ン基板に溝２０７が形成される。次にゲート酸化
膜２０２を除去して、Asが例えば50KVで３〜４
×1015cm-2イオン注入されその後例えば1000℃で
約30分アニールすることによりソース・ドレイン
及び拡散層配線２０８が形成される。この時、溝
部にもイオン注入によつてN+拡散層が形成され
ポリシリコン配線２０９と拡散層配線２０８は、
電気的に接続される。しかし、溝部の深さ、形状
は一定ではなくエツチングの条件、オーバーエツ
チングの時間などで大きくかわる為、この溝の部
分での抵抗値のバラツキが大きくなる。又溝が大
きく円形に出来ると、第２図ｅに示した如く、溝
部で拡散層がつながらず拡散層２０８と、ポリシ
リコン配線２０９が電気的に絶縁分離されてしま
う。以上の様な問題は素子の微細化にともない接
合深さが浅くなるに従つてより重要な問題とな
り、これまでLSIの歩留りを著るしく下げる原因
となつていた。又リアクテイブイオンエツチング
により溝部に生じた結晶欠陥が拡散層に於る接合
リークを増大して、素子の性能を低下させる等の
問題もあつた。
以上はｐ型基板上に形成したＮチヤネルトラン
ジスタの場合について述べたが同一基板上にｐ型
の部分とｎ型の部分が同時に存在するいわゆる
CMOS回路では、次に述べる重要な問題がある。
つまり、N+ポリシリコンを用いるとＰチヤネル
トランジスタの形成されている領域ではダイレク
ト・コンタクトがとれない。例えば第３図ａに示
した様にソース・ドレイン・拡散層配線はボロン
をイオン注入したP+拡散層でつくられるが、第
２図ａ〜ｄと同様の工程を経るとダイレクトコレ
クト部ではN+ポリシリコンとｎ型基板の間には
ｐ−ｎ接合が出来ない為基板とシヨートしてしま
う。又、例えば第３図ｂに示した様に最初にトラ
ンジスタのゲート３１０を形成してP+拡散層を
形成した後、第２のN+ポリシリコンによつて配
線３０９を形成したとするとN+ポリシリコン３
０９とP+拡散層３０８の間でダイレクトコンタ
クト部に於てpn接合が形成されオーミツクコン
タクトがとれなくなつてしまう。
ジスタの場合について述べたが同一基板上にｐ型
の部分とｎ型の部分が同時に存在するいわゆる
CMOS回路では、次に述べる重要な問題がある。
つまり、N+ポリシリコンを用いるとＰチヤネル
トランジスタの形成されている領域ではダイレク
ト・コンタクトがとれない。例えば第３図ａに示
した様にソース・ドレイン・拡散層配線はボロン
をイオン注入したP+拡散層でつくられるが、第
２図ａ〜ｄと同様の工程を経るとダイレクトコレ
クト部ではN+ポリシリコンとｎ型基板の間には
ｐ−ｎ接合が出来ない為基板とシヨートしてしま
う。又、例えば第３図ｂに示した様に最初にトラ
ンジスタのゲート３１０を形成してP+拡散層を
形成した後、第２のN+ポリシリコンによつて配
線３０９を形成したとするとN+ポリシリコン３
０９とP+拡散層３０８の間でダイレクトコンタ
クト部に於てpn接合が形成されオーミツクコン
タクトがとれなくなつてしまう。
以上の理由により、たとえばN+ポリシリコン
の配線を用いたCMOS回路では、Ｐチヤネルト
ランジスタの領域ではダイレクト・コンタクトを
とることが出来なかつた。
の配線を用いたCMOS回路では、Ｐチヤネルト
ランジスタの領域ではダイレクト・コンタクトを
とることが出来なかつた。
これらの問題は回路の設計に多大な制約を与え
てきた。
てきた。
本発明は、以上の点に鑑みてなされたものであ
り、歩留りに優れ、LSIの設計自由度も増大させ
ることが出来るコンタクト方法を提供する事を目
的とする。
り、歩留りに優れ、LSIの設計自由度も増大させ
ることが出来るコンタクト方法を提供する事を目
的とする。
本発明は、半導体基板のフイールド絶縁膜で囲
まれた領域に第１の絶縁膜を形成し、その上に半
導体膜を用いて配線及びMIS型トランジスタのゲ
ート電極を形成する工程と、これらの配線及びゲ
ート電極の側壁に第２の絶縁膜を形成する工程
と、前記ゲート電極の側壁における第２の絶縁膜
は残し、前記配線の側壁における第２の絶縁膜は
除去する工程と、前記フイールド絶縁膜で囲まれ
た領域の基板に不純物をドープして形成した導通
型領域の表面及び前記配線の表面から金属又は金
属半導体化合物を成長させ、これらの導電型領域
と配線とを接続する工程とを備えた事を特徴とす
る。
まれた領域に第１の絶縁膜を形成し、その上に半
導体膜を用いて配線及びMIS型トランジスタのゲ
ート電極を形成する工程と、これらの配線及びゲ
ート電極の側壁に第２の絶縁膜を形成する工程
と、前記ゲート電極の側壁における第２の絶縁膜
は残し、前記配線の側壁における第２の絶縁膜は
除去する工程と、前記フイールド絶縁膜で囲まれ
た領域の基板に不純物をドープして形成した導通
型領域の表面及び前記配線の表面から金属又は金
属半導体化合物を成長させ、これらの導電型領域
と配線とを接続する工程とを備えた事を特徴とす
る。
本発明によれば、フイールド絶縁膜で囲まれた
領域に絶縁薄膜を形成し、次いで半導体膜を用い
た配線、ゲート電極を設ける様にしているので配
線膜のパターニング時に基板がエツチングされる
のを防ぐ事が出来、歩留りが良くなる。又、基板
配線層と配線膜とは、素子形成領域に形成した絶
縁膜により分離され、金属又は金属−半導体化合
物膜により相互接続する様にしているので、両者
の導電型に依存せずコンタクトが可能となり、
LSIの設計自由度が大巾に向上する。
領域に絶縁薄膜を形成し、次いで半導体膜を用い
た配線、ゲート電極を設ける様にしているので配
線膜のパターニング時に基板がエツチングされる
のを防ぐ事が出来、歩留りが良くなる。又、基板
配線層と配線膜とは、素子形成領域に形成した絶
縁膜により分離され、金属又は金属−半導体化合
物膜により相互接続する様にしているので、両者
の導電型に依存せずコンタクトが可能となり、
LSIの設計自由度が大巾に向上する。
以下本発明の一実施例を図面を参照しながら説
明する。
明する。
第４図ａに示した様に例えばｐ型基板４０１上
に50〜1500Å、例えば200Åのゲート酸化膜４０
２を形成後、ポリシリコンよりなるゲート電極４
１０及び配線４０９を形成する。このポリシリコ
ンは例えば形成時にりんやヒ素を添加したいわゆ
るドープト・ポリシリコンでもよいし、又、全面
にポリシリコンを堆積した後、POCl3拡散あるい
はイオン注入で不純物をドープしてもよい。又、
この後に行われるソース・ドレインの形成と同時
に不純物をドープしてもよい。次に、例えばAs
を50KVで３〜５×1015cm-2イオン注入せること
によりソース・ドレイン及び拡散層配線４０８を
形成する。このイオン注入はゲート絶縁膜を通し
て行つてもよいし、又、除去してから行つてもよ
い。フイールド領域（第１図ａの拡散層以外の領
域に対応）は図示しない厚いフイールド絶縁膜が
形成される。次に例えば1000℃の酸化雰囲気ある
いはN2雰囲気でアニールすることによりイオン
注入したAsを活性化する。次に全面にCVD・
SiO2４１１を堆積させる（第４図ｂ）。次に全面
を方向性イオンエツチングする。例えばCF4とH2
ガスを用いたリアクテイブ・イオン・エツチング
を用いてSiO2のエツチングを行い拡散層４０８
表面を露出すると同時に、ゲート電極４１０及び
ポリシリコン配線４０９の側壁にSiO2４１２を
残置する（第４図ｃ）。次にフオトレジスト４１
３を選択的に設置し少くともポリシリコン配線４
０９と拡散層配線との電気的接触をとる部分を露
出する。そして例えばNH4下でエツチングを行
いポリシリコン配線側壁の酸化膜を除去する（第
４図ｄ）。次で全面にPt膜を約500Å程度真空蒸
着によつて形成し、例えば550℃の雰囲気で約15
分アニールすると、Pt膜と、シリコンあるいは
ポリシリコンと接している部分でのみPtSi（プラ
チナ・シリサイド）４１４が形成される。その
後、王水中で処理すると未反応のPt膜が除去さ
れて、第４図ｅに示した構造が得られる。Ptシ
リサイド４１４はソース・ドレインと拡散層４０
８上及びゲート電極４１０の上面及びポリシリコ
ン配線４０９の上面及び側壁上に選択的に形成さ
れる。この時、ポリシリコン配線、側壁上のPtSi
と拡散層４０８上のPtSiとは互につながり連続的
に形成される。
に50〜1500Å、例えば200Åのゲート酸化膜４０
２を形成後、ポリシリコンよりなるゲート電極４
１０及び配線４０９を形成する。このポリシリコ
ンは例えば形成時にりんやヒ素を添加したいわゆ
るドープト・ポリシリコンでもよいし、又、全面
にポリシリコンを堆積した後、POCl3拡散あるい
はイオン注入で不純物をドープしてもよい。又、
この後に行われるソース・ドレインの形成と同時
に不純物をドープしてもよい。次に、例えばAs
を50KVで３〜５×1015cm-2イオン注入せること
によりソース・ドレイン及び拡散層配線４０８を
形成する。このイオン注入はゲート絶縁膜を通し
て行つてもよいし、又、除去してから行つてもよ
い。フイールド領域（第１図ａの拡散層以外の領
域に対応）は図示しない厚いフイールド絶縁膜が
形成される。次に例えば1000℃の酸化雰囲気ある
いはN2雰囲気でアニールすることによりイオン
注入したAsを活性化する。次に全面にCVD・
SiO2４１１を堆積させる（第４図ｂ）。次に全面
を方向性イオンエツチングする。例えばCF4とH2
ガスを用いたリアクテイブ・イオン・エツチング
を用いてSiO2のエツチングを行い拡散層４０８
表面を露出すると同時に、ゲート電極４１０及び
ポリシリコン配線４０９の側壁にSiO2４１２を
残置する（第４図ｃ）。次にフオトレジスト４１
３を選択的に設置し少くともポリシリコン配線４
０９と拡散層配線との電気的接触をとる部分を露
出する。そして例えばNH4下でエツチングを行
いポリシリコン配線側壁の酸化膜を除去する（第
４図ｄ）。次で全面にPt膜を約500Å程度真空蒸
着によつて形成し、例えば550℃の雰囲気で約15
分アニールすると、Pt膜と、シリコンあるいは
ポリシリコンと接している部分でのみPtSi（プラ
チナ・シリサイド）４１４が形成される。その
後、王水中で処理すると未反応のPt膜が除去さ
れて、第４図ｅに示した構造が得られる。Ptシ
リサイド４１４はソース・ドレインと拡散層４０
８上及びゲート電極４１０の上面及びポリシリコ
ン配線４０９の上面及び側壁上に選択的に形成さ
れる。この時、ポリシリコン配線、側壁上のPtSi
と拡散層４０８上のPtSiとは互につながり連続的
に形成される。
第４図ｆ〜ｇは、この部分の拡大図でPt膜と
ポリシリコン４０９及び拡散層の間でPtSi４１４
層が形成されつつある状態（第４図ｆ）、及び
PtSi形成反応が終了した状態（第４図ｇ）を示し
ている。図から明らかな様にポリシリコン配線と
拡散層４０８は約200Åのゲート酸化膜４０２に
よつて電気的に絶縁されているがそれぞれの表面
に形成されたシリサイドが互につながることによ
り接続される。この様にポリシリコン配線と拡散
層配線のコンタクトをとる部分でポリシリコンを
設置する前にゲート酸化膜をエツチング除去する
ことが無い為、ポリシリコンのエツチングはゲー
ト酸化膜上でストツプさせることが出来従来例の
様に予め露出させていた基板シリコンがエツチン
グされ溝が形成される様なことがない。その為コ
ンタクトの抵抗がポリシリコンのオーバエツチン
グ時間によつて変化したり、又、コンタクトがと
れなかつたりする問題が解決されるばかりか、リ
アクテイブイオンエツチング工程によつて基板シ
リコンに欠陥が生じ拡散層のPN接合のリーク電
流が増大するなどの問題もなくなる。更にポリシ
リコン配線と基板シリコンは、酸化膜によつて隔
てられている為、たとえばN+ポリシリコンでは
なく、P+ポリシリコンを用いても従来例の様に
基板とシヨートすることもない。
ポリシリコン４０９及び拡散層の間でPtSi４１４
層が形成されつつある状態（第４図ｆ）、及び
PtSi形成反応が終了した状態（第４図ｇ）を示し
ている。図から明らかな様にポリシリコン配線と
拡散層４０８は約200Åのゲート酸化膜４０２に
よつて電気的に絶縁されているがそれぞれの表面
に形成されたシリサイドが互につながることによ
り接続される。この様にポリシリコン配線と拡散
層配線のコンタクトをとる部分でポリシリコンを
設置する前にゲート酸化膜をエツチング除去する
ことが無い為、ポリシリコンのエツチングはゲー
ト酸化膜上でストツプさせることが出来従来例の
様に予め露出させていた基板シリコンがエツチン
グされ溝が形成される様なことがない。その為コ
ンタクトの抵抗がポリシリコンのオーバエツチン
グ時間によつて変化したり、又、コンタクトがと
れなかつたりする問題が解決されるばかりか、リ
アクテイブイオンエツチング工程によつて基板シ
リコンに欠陥が生じ拡散層のPN接合のリーク電
流が増大するなどの問題もなくなる。更にポリシ
リコン配線と基板シリコンは、酸化膜によつて隔
てられている為、たとえばN+ポリシリコンでは
なく、P+ポリシリコンを用いても従来例の様に
基板とシヨートすることもない。
以上は、ゲート電極４１０と配線４０９を同時
に形成する場合について述べたが、例えば第４図
ｈに示した様に最初にゲートポリシリコン４１０
を形成したのちソース・ドレインと拡散層をAs
イオン注入で形成し、次いでポリシリコン配線４
０９を酸化膜４１６を介して選択的に設置した
後、第４図ｂ〜ｅで述べたのと同様の工程を行つ
てもよい。この場合例えばポリシリコン４０９の
不純物がＰ型のボロンであつても酸化膜４１６が
ある為Ｎ型の拡散層４０８との間でPN接合をつ
くることもない。又シリサイドとN+、P+シリコ
ンとはオーミツクコンタクトがとれる為ポリシリ
コン配線と拡散層はつねにオーミツクコンタクト
がとれる。
に形成する場合について述べたが、例えば第４図
ｈに示した様に最初にゲートポリシリコン４１０
を形成したのちソース・ドレインと拡散層をAs
イオン注入で形成し、次いでポリシリコン配線４
０９を酸化膜４１６を介して選択的に設置した
後、第４図ｂ〜ｅで述べたのと同様の工程を行つ
てもよい。この場合例えばポリシリコン４０９の
不純物がＰ型のボロンであつても酸化膜４１６が
ある為Ｎ型の拡散層４０８との間でPN接合をつ
くることもない。又シリサイドとN+、P+シリコ
ンとはオーミツクコンタクトがとれる為ポリシリ
コン配線と拡散層はつねにオーミツクコンタクト
がとれる。
以上はｐ型基板の場合にのみ限定して述べたが
ｎ型基板を用いても又ｐ型ｎ型の両方の基板を同
時にもつ、CMOS回路の製造に用いても全く同
様に適用できる。特にP+配線層−N+ポリシリコ
ン、N+配線層−P+ポリシリコンのダイレクトコ
ンタクトが可能になりｐ型、ｎ型いずれの基板に
対してもp+、n+のいづれのポリシリコンの配線
を用いてもコンタクトがとれる。又、本実施例で
は、ゲート電極、及び配線ともにポリシリコンの
場合のみ述べたが、これは例えばポリシリコンと
シリサイドの２層構造である。いわゆるポリサイ
ドであつても全く同様に適用できる。この場合で
も第４図ｅの工程でシリサイド上に更にシリサイ
ドを成長する事ができる。又、第４図ｂの工程で
CVD SiO2を堆積するかわりに全面を熱酸化して
もよい。又、Ptシリサイドを熱アニールで形成
する場合のみ述べたがPd、Ni、Ｗ、Mo、Ta、
Co他いかなるメタルのシリサイドであつてもよ
い。又形成方法もイオン注入を用いるイオンビー
ムミキシング、レーザーや電子ビームを用いたア
ニールでもよい。リンやAs等を用いたイオンビ
ームミキシングによればシリサイド形成と不純物
ドープを同時に行なう事ができる。この場合、ゲ
ート側壁の絶縁物に不純物を予めドープしておけ
ばゲート端周辺にドーピングを行なう事ができ
る。更に第４図等で選択的に設ける導伝性膜は、
シリサイドでなくてもよい。金属フツ化物ガスを
還元性雰囲気にてメタルシリサイドが形成される
温度より低温下で反応させ金属を堆積させる様に
しても良い。例えばWF6とH2のガスを400℃〜
600℃の温度範囲で反応させることによりCVD法
でＷを堆積させるとシリコン及びポリシリコン表
面にのみ選択的に堆積させることが出来る。例え
ばこの様にして行つた本発明の第２の実施例によ
る素子の断面形状を第５図に示す。MoF6とH2の
混合ガスも用いる事ができる。
ｎ型基板を用いても又ｐ型ｎ型の両方の基板を同
時にもつ、CMOS回路の製造に用いても全く同
様に適用できる。特にP+配線層−N+ポリシリコ
ン、N+配線層−P+ポリシリコンのダイレクトコ
ンタクトが可能になりｐ型、ｎ型いずれの基板に
対してもp+、n+のいづれのポリシリコンの配線
を用いてもコンタクトがとれる。又、本実施例で
は、ゲート電極、及び配線ともにポリシリコンの
場合のみ述べたが、これは例えばポリシリコンと
シリサイドの２層構造である。いわゆるポリサイ
ドであつても全く同様に適用できる。この場合で
も第４図ｅの工程でシリサイド上に更にシリサイ
ドを成長する事ができる。又、第４図ｂの工程で
CVD SiO2を堆積するかわりに全面を熱酸化して
もよい。又、Ptシリサイドを熱アニールで形成
する場合のみ述べたがPd、Ni、Ｗ、Mo、Ta、
Co他いかなるメタルのシリサイドであつてもよ
い。又形成方法もイオン注入を用いるイオンビー
ムミキシング、レーザーや電子ビームを用いたア
ニールでもよい。リンやAs等を用いたイオンビ
ームミキシングによればシリサイド形成と不純物
ドープを同時に行なう事ができる。この場合、ゲ
ート側壁の絶縁物に不純物を予めドープしておけ
ばゲート端周辺にドーピングを行なう事ができ
る。更に第４図等で選択的に設ける導伝性膜は、
シリサイドでなくてもよい。金属フツ化物ガスを
還元性雰囲気にてメタルシリサイドが形成される
温度より低温下で反応させ金属を堆積させる様に
しても良い。例えばWF6とH2のガスを400℃〜
600℃の温度範囲で反応させることによりCVD法
でＷを堆積させるとシリコン及びポリシリコン表
面にのみ選択的に堆積させることが出来る。例え
ばこの様にして行つた本発明の第２の実施例によ
る素子の断面形状を第５図に示す。MoF6とH2の
混合ガスも用いる事ができる。
第１の実施例で述べた種々の変形はPtシリサ
イド形成工程をすべてこのメタルの選択堆積工程
でおきかえることによりすべて同様に行うことが
可能である。又、本発明の実施例において、絶縁
薄膜厚は連続膜を形成する上で50〜1500Åである
事が好ましい。又、選択成長に代えて電極・配線
形成後、全面に絶縁膜を被着し、コンタクトホー
ルを開けて金属又は、半導体との化合物膜により
両者を接続する事もできる。
イド形成工程をすべてこのメタルの選択堆積工程
でおきかえることによりすべて同様に行うことが
可能である。又、本発明の実施例において、絶縁
薄膜厚は連続膜を形成する上で50〜1500Åである
事が好ましい。又、選択成長に代えて電極・配線
形成後、全面に絶縁膜を被着し、コンタクトホー
ルを開けて金属又は、半導体との化合物膜により
両者を接続する事もできる。
以上説明した様に、本発明に依れば歩留りに優
れ、又、LSIの設計自由度を大巾に増大させる事
ができるコンタクトの製法を得る事が出来る。
れ、又、LSIの設計自由度を大巾に増大させる事
ができるコンタクトの製法を得る事が出来る。
第１図ａはダイレクトコンタクトを説明する上
面図、第１図ｂはその回路図、第２図ａ〜ｅ及び
第３図ａ，ｂは従来例を説明する断面図、第４図
ａ〜ｈは本発明の第１の実施例を説明する工程断
面図、第５図は本発明の第２の実施例を説明する
断面図である。 図に於て、１０１，２１０，３１０，４１０，
５１０……ゲート電極、１０２，２０９，３０
９，４０９，５０９……ポリシリコン配線、１０
３，１０４，２０８，３０８，４０８，５０８…
…拡散層、１０５……ダイレクト・コンタクト、
４１４……PtSi（プラチナシリサイド）、５００…
…Ｗ（タングステン）。
面図、第１図ｂはその回路図、第２図ａ〜ｅ及び
第３図ａ，ｂは従来例を説明する断面図、第４図
ａ〜ｈは本発明の第１の実施例を説明する工程断
面図、第５図は本発明の第２の実施例を説明する
断面図である。 図に於て、１０１，２１０，３１０，４１０，
５１０……ゲート電極、１０２，２０９，３０
９，４０９，５０９……ポリシリコン配線、１０
３，１０４，２０８，３０８，４０８，５０８…
…拡散層、１０５……ダイレクト・コンタクト、
４１４……PtSi（プラチナシリサイド）、５００…
…Ｗ（タングステン）。
Claims (1)
- １ 半導体基板のフイールド絶縁膜で囲まれた領
域に第１の絶縁膜を形成し、その上に半導体膜を
用いて配線及びMIS型トランジスタのゲート電極
を形成する工程と、これらの配線及びゲート電極
の側壁に第２の絶縁膜を形成する工程と、前記ゲ
ート電極の側壁における第２の絶縁膜は残し、前
記配線の側壁における第２の絶縁膜は除去する工
程と、前記フイールド絶縁膜で囲まれた領域の基
板に不純物をドープして形成した導電型領域の表
面及び前記配線の表面から金属又は金属半導体化
合物を成長させ、これらの導電型領域と配線とを
接続する工程とを備えた事を特徴とする半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057241A JPS58175847A (ja) | 1982-04-08 | 1982-04-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57057241A JPS58175847A (ja) | 1982-04-08 | 1982-04-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58175847A JPS58175847A (ja) | 1983-10-15 |
| JPH0554263B2 true JPH0554263B2 (ja) | 1993-08-12 |
Family
ID=13050031
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57057241A Granted JPS58175847A (ja) | 1982-04-08 | 1982-04-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175847A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8402859A (nl) * | 1984-09-18 | 1986-04-16 | Philips Nv | Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen. |
| JPH0642484B2 (ja) * | 1985-09-09 | 1994-06-01 | 日本電信電話株式会社 | 半導体装置の製造方法 |
| EP0296718A3 (en) * | 1987-06-26 | 1990-05-02 | Hewlett-Packard Company | A coplanar and self-aligned contact structure |
-
1982
- 1982-04-08 JP JP57057241A patent/JPS58175847A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58175847A (ja) | 1983-10-15 |
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