JPS618969A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS618969A JPS618969A JP59130460A JP13046084A JPS618969A JP S618969 A JPS618969 A JP S618969A JP 59130460 A JP59130460 A JP 59130460A JP 13046084 A JP13046084 A JP 13046084A JP S618969 A JPS618969 A JP S618969A
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- circuit device
- semiconductor integrated
- source
- well
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/378—Contact regions to the substrate regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は０ＭＯＳ（相補ｆｉＭｅｔａｌ ０ｘｉｄｅ
Ｓｅ−ｍ １ｃｏｎｄｕＣｔｏｒ以下ＣＭＯＳと記す）
によシ構成された半導体集積回路装置に関するものであ
る。
Ｓｅ−ｍ １ｃｏｎｄｕＣｔｏｒ以下ＣＭＯＳと記す）
によシ構成された半導体集積回路装置に関するものであ
る。
半導体集積回路装置を０ＭＯＳにより構成する際には、
基板にウェルと呼ばれる基板と反対導電型を示す深い接
合領域を形成し、このウェル中にウェルと反対導電現金
示すトランジスタを、ウェル以外の基板領域内に基板と
反対導電型を示すトランジスタを形成している。この基
板、ウェルの電位を電源に固定するために従来はウェル
内及びウェル以外の基板領域中に、それぞれウェル及び
基板と同導電型を有す高不純物濃度の拡散層領域を形成
しこの拡散層領域を電源線に接続して基板及びウェルの
電位をとっている。このために拡散層領域、コンタクト
、配線が必要となり、回路の高集積化に不利であるとい
う欠点があった。
基板にウェルと呼ばれる基板と反対導電型を示す深い接
合領域を形成し、このウェル中にウェルと反対導電現金
示すトランジスタを、ウェル以外の基板領域内に基板と
反対導電型を示すトランジスタを形成している。この基
板、ウェルの電位を電源に固定するために従来はウェル
内及びウェル以外の基板領域中に、それぞれウェル及び
基板と同導電型を有す高不純物濃度の拡散層領域を形成
しこの拡散層領域を電源線に接続して基板及びウェルの
電位をとっている。このために拡散層領域、コンタクト
、配線が必要となり、回路の高集積化に不利であるとい
う欠点があった。
本発明はトランジスタのソースと電源配線とのコンタク
トをソースの接合を突きぬけて基板及びウェル領域に達
するまで深く開孔して、基板及びウェルの電位をとるた
めのコンタクトと、トランジスタのソースに電位を与え
るコンタクトを共通とすることにより上記欠点を解消し
高集積化することのできるＣＭＯＳ半導体集積回路装置
を提供するものである。
トをソースの接合を突きぬけて基板及びウェル領域に達
するまで深く開孔して、基板及びウェルの電位をとるた
めのコンタクトと、トランジスタのソースに電位を与え
るコンタクトを共通とすることにより上記欠点を解消し
高集積化することのできるＣＭＯＳ半導体集積回路装置
を提供するものである。
以下本発明の一実施例を説明する。
まず従来技術の第１図（５）、＠ではＮ型単結晶基板１
上にＰウェル２％フィールドシリコン酸化膜３、ゲート
電極４、Ｎ＋拡散層５、Ｐ拡散層６、層間絶縁膜７、を
通常の相補型ＭＯＳの製造方法により形成した後、コン
タクト孔８ａをフォトエツチングにより形成し、アルミ
ニウム配線を形成する。
上にＰウェル２％フィールドシリコン酸化膜３、ゲート
電極４、Ｎ＋拡散層５、Ｐ拡散層６、層間絶縁膜７、を
通常の相補型ＭＯＳの製造方法により形成した後、コン
タクト孔８ａをフォトエツチングにより形成し、アルミ
ニウム配線を形成する。
これに対して本発明の実施例を示す第２図（５）。
（至）では、第２図（５）、（Ｂｌに示すようにトラン
ジスタのソースに開けたコンタクト孔８ｂをフォトリン
グラフィによシ露出させ、ソース接合を突きぬけてＰウ
ェル及び基板領域に達するまで、シリコンをエツチング
する。しかる後アルミニウムを被着し、フォトエツチン
グによりパターニングを行い。
ジスタのソースに開けたコンタクト孔８ｂをフォトリン
グラフィによシ露出させ、ソース接合を突きぬけてＰウ
ェル及び基板領域に達するまで、シリコンをエツチング
する。しかる後アルミニウムを被着し、フォトエツチン
グによりパターニングを行い。
アルミニウム配線１１を形成し、カバー用バッジｊ
ベーション膜を形成して装置を完成・、させ
る。尚、第２図において第１図と同じ機能のところは同
一の符号で示している。このようにすればウェル及び基
板の電位をとるためのコンタクトをトランジスタのソー
スのコンタクトと共用することができ、これまで使用し
ていた基板、ウェルの電位をとるための拡散層、コンタ
クト、アルミニウム配線が不用となり、回路の大幅な高
集化を計ることかできる。さらに、ウェル及び基板に電
位を与えるコンタクトを回路上のいたるところでとるこ
とかできるため、０ＭＯＳに特有の２ツチアツプ現象に
対しても充分な強度を得ることができる。
ベーション膜を形成して装置を完成・、させ
る。尚、第２図において第１図と同じ機能のところは同
一の符号で示している。このようにすればウェル及び基
板の電位をとるためのコンタクトをトランジスタのソー
スのコンタクトと共用することができ、これまで使用し
ていた基板、ウェルの電位をとるための拡散層、コンタ
クト、アルミニウム配線が不用となり、回路の大幅な高
集化を計ることかできる。さらに、ウェル及び基板に電
位を与えるコンタクトを回路上のいたるところでとるこ
とかできるため、０ＭＯＳに特有の２ツチアツプ現象に
対しても充分な強度を得ることができる。
第１図（５）は従来法による平面図であり、第１図（ロ
）は第１図（６）のＡ−Ａ’断面の断面図である。第２
図（５）は本発明の実施例を示す平面図であり、第２図
（ロ）は第２図（５）におけるＢ−Ｂ’断面の断面図で
ある。 尚、図において、１・・・・・・単結晶シリコン基板、
２・・・・・・Ｐウェル、３・・・・・・フィールドシ
リコン酸化 ＝膜、４・・・・・・ゲート
電極、５・・・・・・Ｎ＋拡散層、７・・・・・層間絶
縁膜、ｇａ、ｇｂ・・・・・・コンタクト孔、９・・・
・・・チャネルストッパー、ｌｏ・・・・・・ゲート酸
化膜、１１・・・・・・アルミニウム配線層である。 第１図（Ａ） 第１図（８）
）は第１図（６）のＡ−Ａ’断面の断面図である。第２
図（５）は本発明の実施例を示す平面図であり、第２図
（ロ）は第２図（５）におけるＢ−Ｂ’断面の断面図で
ある。 尚、図において、１・・・・・・単結晶シリコン基板、
２・・・・・・Ｐウェル、３・・・・・・フィールドシ
リコン酸化 ＝膜、４・・・・・・ゲート
電極、５・・・・・・Ｎ＋拡散層、７・・・・・層間絶
縁膜、ｇａ、ｇｂ・・・・・・コンタクト孔、９・・・
・・・チャネルストッパー、ｌｏ・・・・・・ゲート酸
化膜、１１・・・・・・アルミニウム配線層である。 第１図（Ａ） 第１図（８）
Claims (1)
- 相補型ＭＯＳ構造のＭＩＳ型半導体集積回路装置におい
て、トランジスタのソースに開孔したコンタクトをソー
スの接合と突きぬけて一導電型を有する半導体シリコン
基板及び前記半導体シリコン基板と反対導電型を有する
ウェル領域に達するまで深く開孔することによりソース
に電位を与えるコンタクトと半導体シリコン基板及びウ
ェル領域に電位を与えるコンタクトとを共通としたこと
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130460A JPS618969A (ja) | 1984-06-25 | 1984-06-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59130460A JPS618969A (ja) | 1984-06-25 | 1984-06-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS618969A true JPS618969A (ja) | 1986-01-16 |
Family
ID=15034767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59130460A Pending JPS618969A (ja) | 1984-06-25 | 1984-06-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS618969A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186676A (ja) * | 1988-01-14 | 1989-07-26 | Pioneer Electron Corp | 電界効果トランジスタ |
| JPH0236540A (ja) * | 1988-07-27 | 1990-02-06 | Sony Corp | Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製法 |
| JPH031545A (ja) * | 1989-05-29 | 1991-01-08 | Sony Corp | Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製造方法 |
| JPH03171098A (ja) * | 1989-11-30 | 1991-07-24 | Yamaha Corp | 波形発生装置 |
| US5378914A (en) * | 1990-05-31 | 1995-01-03 | Canon Kabushiki Kaisha | Semiconductor device with a particular source/drain and gate structure |
| EP1139427A3 (en) * | 2000-03-27 | 2007-06-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit making use of standard cells |
-
1984
- 1984-06-25 JP JP59130460A patent/JPS618969A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01186676A (ja) * | 1988-01-14 | 1989-07-26 | Pioneer Electron Corp | 電界効果トランジスタ |
| JPH0236540A (ja) * | 1988-07-27 | 1990-02-06 | Sony Corp | Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製法 |
| JPH031545A (ja) * | 1989-05-29 | 1991-01-08 | Sony Corp | Ｍｉｓ型トランジスタとｍｉｓ型トランジスタの製造方法 |
| JPH03171098A (ja) * | 1989-11-30 | 1991-07-24 | Yamaha Corp | 波形発生装置 |
| US5583075A (en) * | 1990-05-13 | 1996-12-10 | Canon Kabushiki Kaisha | Method for producing a semiconductor device with a particular source/drain and gate structure |
| US5378914A (en) * | 1990-05-31 | 1995-01-03 | Canon Kabushiki Kaisha | Semiconductor device with a particular source/drain and gate structure |
| EP1139427A3 (en) * | 2000-03-27 | 2007-06-27 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit making use of standard cells |
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