JPH03155243A - 統合サービス・デシタル・ネットワークのためのスピード適合用モノリチック集積デバイス及び同期化及び分解方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、電流ＣＣＩＴＴシリーズＸ及びＹ仕様に適合
する同期及び非同期ターミナルの統合サービス・デジタ
ル・ネットワーク（ＩＳＤＮ）に接続するためのスピー
ド適合に関する。このシステムはＸ２ｎ、Ｘ２ｎｂＳＶ
２４及びＲ３２３２シＩＪ−ズの同期ターミナル及びＸ
２０、Ｘ２０ｂ、Ｖ２４及びＲ８２３２シリーズの非同
期ターミナルの適合のための適切なＣＣＩＴＴ・Ｖ　１
１０標準により要求される機能を行うことを意図してい
る。

（従来技術） スピード適合の技術は電気通信ネットワークを有するタ
ーミナルのインターフェイスのために特に重要性がある
。特に新規な統合サービス・デジタル・ネットワーク（
ＩＳＤＮ）の導入は低スピードのターミナルを、ＣＣＩ
ＴＴシリーズ■標準による６４キロビット／秒のスピー
ドにより特徴付けられるｌ５ＤＮのＢチャンネルとイン
ターフェイスさせることを必要としている。

ＩＳＤＮ文脈中のスピード適合は、予備設定されたフォ
ーマットのマトリクス又はフレームの論理合成及び分解
を基礎とするＣＣＩＴＴ・■１１Ｏの実行により効果的
に行うことができる。

ネットワークのレセプションフェーズでは、入力データ
は同期データを含む異なった長さの非同期フレーム中に
組み入れられたオクテツト中に組織されたビットである
。従って第１にフレームの同期を見つけだし、結果的に
予備形成されたマトリクス内の予備決定された位置の中
に受け入れられるオクテツトをアレンジすることが必要
である。

このように構成されたマトリクスはコントロールブロッ
クにスイッチされる「データビット」と他の付加的な情
報を含み、一方単一のデータビットは入力スピードより
小さい好適なスピードで出力に伝えられる。簡単である
がこの記載は非同期フレームの同期化及び合成／分解の
必要性を示している。

スピード適合は勿＝−同時にそれぞれ「伝送」及び「レ
セプション」として定義されることのできる両方向に対
して意図される。レセプションモードではフレームの同
期化と分解が必要とされ、−方伝送モードではフレーム
の合成と同期ビットの発生の逆の動作が必要とされる。

このようなシステムの文脈内では、ネットワークに非同
期ターミナルを接続するためのフレームの同期化及び分
解の機能を行う「レセプション」ブロックが主要な重要
性を有している。

第１図に概略的に示すように「レセプション」ブロック
はＤＡＴＡＩＮデータをＤＡＴＡＯＵＴデータに適合さ
せなければならず、両者ともそれぞれのＣＫＩＮ及びＣ
ＫＯＵＴのクロックシグナ第 １ 表 比５／３用のマトリクス１ ルに対してシリアルで同期的である。

上述に標準に述べたように、ＣＫＩＮ及びＣＫＯＵＴク
ロックシグナルの比は上記の第１表に示すように５７３
又は４／３でなければならないことは注目しなければな
らない。

更に上述の標準によるとこの比の値に従って伝送のフレ
ームは下記に示す２種の異なったマトリクス構造に従っ
て合成されかつ分解される。

この２種類のマトリクスは類似の構成を有しディメンジ
ョンで基本的に異なっている（縦の数）。

マ　冨りスｌの　　フ　−ル 縦１及び横１：同期化パターン 縦５：マイクロプロセツサ（Ｅビット）用の情報横８：
コントロールビット（ＳＳＸビット）比４／３用のマト
リクス２ 残りのビット（Ｄビット）は０ＵＴＰＵＴラインに伝達
されるデータビットである。８０ビットのフレーム。

マ　　ｉ　クス　　の　　　フ　　−ル横１：同期化パ
ターン 横８：コントロールビット 残りのビット（Ｄビット）は０ＵＴＰＵＴラインに伝達
されるデータビットである。３２ビットのフレーム。

従ってレセプションフェーズでは、システムのフレーム
の同期化及び分解のための適切な回路ブロックが、デー
タの各フレームの最初及び最後における明らかな情報な
しにＣＫＩＮクロックシグナルにより固定されるスピー
ドでＤＡＴＡＩＮ入カライン上のシリアルなデータフロ
ーを受け取り、従ってフレームの同期化及び論理分解の
動作は次の動作によって起こらなければならない。

１　　　　パ　−ン　　つし　　こ 同期化パターンはフレームの最初を特定するだの論理素
子であり従ってマトリクス中の正確な位置に受け入れら
れるビットを位置させることを可能にする。シリアルな
フレーム中に同期化パターンを見つけることは動作の当
初に行われかつ受け入れられる各フレームによりコント
ロールされる。

２　フレームのム この動作は、マトリクスが（８０ビットの）タイプ１の
マトリクス又は（３２ビットの）タイプ２のマトリクス
であるとを問わず、該マトリクス中の正確な位置にビッ
トを位置させるものと理解されるべきである。

ｌ−よ−とトλｌ沢 このように構成されたマトリクスから、データビットは
ＤＡＴＡＯＵＴ出力に伝達され、そのコントロールビッ
トはコントロールライン上に伝達され、かつ監視マイク
ロプロセッサ用に意図された監視ビットも選択される。

４　フレームの　” この表現はこのようにそれぞれのラインに選択されたビ
ットのスイッチングとして理解されるべきである。

５　日貨　のコントロール Ｍ　Ｊｌｌ　化パターンのコントロールは各フレームに
より行われる。負の結果の場合つまり同期化ができない
場合には例外的な状態であることがシグナルされ、上述
の順序で動作を再度行うためにシステムをポイント１に
戻す。

このようなシステムを形成するための模範的な解決法は
、フレームをそのまま処理しつまり８０ビット（又は３
２ビット）を記憶させ、シフトレジスタ中に入る同期化
ビットがマトリクス中のそれらのために意図している位
置に着いたときに完全なフレームを識別することから成
っている。フレームのコンフィギユレーションが一度識
別されると、それは第２のレジスタにセーブ（記憶）さ
れることができ、一方人力フローは第１のレジスタ中ヘ
シフトし続ける。第１の状態マシーンは、適切な時期に
第１のレジスタ中でのフレームの合成をコントロールす
るためにかつフレーム同期化の維持のためにそして適切
な時期に第２のレジスタ中に構成されるフレームの負荷
をコントロールするために用意される。

状態マシーンの一部における同期化の識別の第１フエー
ズの後に、８０番目（又は３２番目）のビットのランア
ウトの後に新しく入ってくるフレームが第ルジスタで完
全にされているという情報を状態マシーンに伝えるカウ
ンタを使用することが可能になる。同期機能フェーズで
は、当初は同期化を見つけ出していた状態マシーンがカ
ウンタのランアウトの後に同期化パターンの正確性をコ
ントロールしかつ第２レジスタ中のフレームの負荷を指
令する。

このようなレセプシッンブロックからの出力中のデータ
の管理は、データ出力と同じクロックで機能する第２の
状態マシーンにより行うことができる。第２のレジスタ
中の全フレームを利用できるこの第２の状態マシーンは
種々の方向に伝達されるべきビットを選択できる位置に
あり、マトリクス中のそれらの位置から直接それらを取
り出す。

特に出力ではそれらに負荷を掛けない第３のシフトレジ
スタ中ヘデータビットを負荷することが可能になる。デ
ータに関して別個に監視マイクロプロセッサように意図
されたオクテツトをアドレスすることが可能になり、一
方上述の標準の要求に従って出力中で同様にしてコント
ロールラインのデータをアドレスすることが可能になる
。

３２ビットの第２のタイプのフレームの場合には勿論シ
ステムのために同じ構造を使用しその一部分のみを使用
するようにすることが可能である。

（発明の構成） この従来技術と比較して、本発明の対象は、前記標準に
より生ずるその効果を充分尊重しかつ１個の完全なフレ
ームよりむしろオクテツトであるシリアルなフロー中の
データの組織の基本素子、及びＣＣＩＴＴ　−Ｖ１１０
標準に依る同期及び非同期ターミナルの適合のための統
合サービス・デジタル・ネットワーク（ＩＳＤＮ）用の
ＣＣＩＴＴ適合のための全システムを統合する適切なモ
ノリチックデバイスに作用しながら、データの全フレー
ムを記憶し取り扱うことを考慮することの必要性を都合
良く取り除いた、同期化と、非同期フレームの合成及び
分解を行うための異なったプロセスである。

基本的には本システムは、その中にデータのシリアルな
フローが形成されるオクテツトに作用し、簡単なカウン
タを使用することによりフレーム中のそれぞれの位置を
特定し、仕様により要求されることに従って各オクテツ
ト中で得られるデータを管理する。

このシステム構造の主要な利点は、複雑性を減少させた
こと、従って占有する空間とコストを減少させたことに
起因して生ずる。

実際全フレーム（又は少なくともセミフレーム）の記憶
と取扱いに基づ〈従来の解決法に関連して少なくとも１
０オクテツトから成るフレームの記憶に換えて一度に１
個のオクテツトのみを記憶すれば良いレジスタの都合の
良い再寸法化が行われる。

本発明に従って形成されるデバイスの構成は、複雑なア
ドレス発生器と、従来タイプの解決法のようにフレーム
に関するオクテツトをときどき選択するマルチプレクサ
を最早必要としないため、そしてその逆に与えられたレ
ジスタ中に存在する単一のオクテツトの負荷をときどき
指令すれば充分であるため、コントロールブロックも簡
略化されるような構造である。

レセプションブロックの入力とレセプションブロックか
らの出力間のデータにより生ずる遅れも本発明に従って
形成されるデバイス中でかなり減少する。実際従来タイ
プのシステム中で同期化の識別とそれの伝送の前に入力
の全フレーム又はセミフレームのシフトにより生ずる遅
れは、他の条件が同じとして、データの単一のオクテツ
トのシフトに起因する遅れに実質的に減少する。実際に
本発明のシステムでは、従来のタイプのシステムの場合
のように、２個のフレーム又は１個のフレームの存在の
代わりに、レセプションブロック内に一度に２個を越え
るオクテツトが存在することがない。

前記標準により生ずる入力及び出力のデータのためのク
ロック間の特別な関係も、改良された手法で改善される
。

本発明とその利点をより良く例示しかつ当業者にその実
施の要領を迅速に与える目的で、本発明により「レセプ
ション」ブロック構造を有するＩＢＲＡと呼ばれるモノ
リチック集積デバイスを引続き説明する。

第１図は、既に説明したスピード適合用のシステムの「
レセプション」ブロックの等価な四極子の図であり、 第２図は、本発明に従って形成されたｌ５ＤＮ用のスピ
ード適合のためのモノリチックデバイスの簡略化された
ブロックダイアグラムであり、第３図は、伝送ブロック
とレセプションブロックとに機能的に細分された第２図
中のブロックダイアグラムの中間ブロックＲＡＩＯ面略
花したダイアグラムであり、 第４図は、本発明の対象である構成に従って形成された
レセプションブロックの簡略化された機能的ダイアグラ
ムである。

本発明に従って形成されるＩＢＲＡデバイスは他の手法
によっても製造できるが、通常はＰＬＣＣタイプの４４
脚のパッケージ中でＣＭＯ３・ＶＬＳｔ技術により製造
され、ＰＡＢＸラインカードで通常要求されるように多
ターミナル用アダプタ（Ａｄａｐｔｅｒ　ｆｏｒ　Ｍｕ
ｌｔｉｐｌｅ　Ｔｅｒｍｉｎａｌｓ）の機能を行うため
にバス・コンフィギユレーションで接続されることがで
きる。

本発明に従って形成されたデバイスの一般的な構造は、
第２図の簡略化されたブロックダイアグラムに示され、
第２図には基本的なブロックとそれらの間のそれぞれの
主要な接続が例示されている。これらの接続は略号で特
定されている０機能的には、モノリチックデバイスは、
標準データ伝送装置（ＤＴＥ）及びデータコミニュケー
ション装置（ＤＣＥ）のインターフェイスとの物理的接
続のため及びネットワーク（ＩＳＤＮ）との接続のため
に利用できるある数の脚を有し、これらは以下に特定す
る通りである。

集積デバイスは全体として勿論、多数の多機能入力及び
出力脚及びインデイケータ及びコントロールシグナル用
の他の脚に加えて、パワーサプライ用、クロックシグナ
ルの周波数のコントロールのための結晶の接続用、デバ
イスから監視マイクロプロセッサ及びその逆のデータ及
びコマンドをＬＫ ＳＣ ■ ！ クロツタ参照シグナル。クロッ ク周波数はプログラムモードに （ＰＣＭ／ＳＳＩ、ＧＣ１）従ってＳＤＲ及びＳＯＸ上
のデータスピードと等し いか２倍である。

フレーム同期クロック。これば ＳＤＲ及びＳＯＸ用の参照フレームシ グナルである。８キロへルック ロックがフレーム同期化シグナ ルを集積デバイスに供給するた めに必要である。

ＤＲ １ ＳＤＸ　　　　　１ ＴＴＬ又はＣＭＯＳ標準レベルのネッ トワークから受け入れられるシ リアルデータ。都合の良いこと に外部抵抗を必要とすることな （内部プルアップ回路はオープ ンードレン（又はオープン−コ レクタ）タイプのパイロット段 の接続を可能にする。

ＴＴＬ又はＣＭＯＳレベルのネットワ ークへ伝送されるシリアルデー タ。

アドレスするためのバスコネクション用の他の外部脚を
有していてもよいが、これらは当業者にとって明白な特
性であり多量の情報を説明する煩雑さを避けるためそし
て何よりも特許請求の範囲で定義された本発明を特徴付
ける説明には適していないため簡略化された添付図面に
は示していない。

第２図に示されているように、ＩＢＲＡはスタート／ス
トップ定様式特性（ラインＴＸＤによりＤＴＥ／ＤＣＥ
インターフェイスから生ずる）を６００ビット／秒の２
″倍（ｎは０，１，２．３．４．５又は６である）の速
度で（ラインｌ０ＤＸ上の）ビットの同期フローに変換
しあるいはその逆を行うことのできる非同期／同期コン
バータブロックＲＡＯを含んで成るように構成される。

入力のデータの可能な非同期スピードは、３００．６０
０．１２００．２４００．４８００．９６００．１９２
００及び３８４００ビット／秒である。（高レベルの）
ストップビットの特性間の空時間を充足することにより
６００ビット／秒に上昇する最低スピードの例外を除い
てこれらの全てのスピードは同じスピードを維持するよ
う同期化される。両方向の非同期スピードは同じである
。ターミナルＤＴＥ又はＤＣＥは特性又は割り込みを伝
送し又は高いポーズレベルを維持することができる。こ
の特性は、Ｍデータビットの及び１又は２のストップビ
ットにより形成される。

この割り込みは、スタート及びストップビットを含む特
性のそれと少なくとも等しい持続時間を有する低レベル
のシグナルである。非同期インターフェイスは距離Ｍ（
Ｍはマイクロプロセッサにより固定される特定のデータ
ビットの数である）の（低レベルの）スタートビット及
び（高レベルの）ストップビットを識別することにより
特性を検知する。入力のデータは名目データクロックＣ
ＫＯより１６倍速いクロックＣＫＴ１６で読みだされる
。

ある耐性範囲内で構成されるターミナルの非同期伝送ス
ピードは、伝送される特性間に付加的なストップビット
を挿入することにより又はストップビットの除去により
コンバータによって自動的に補償される。

それぞれデータのターミナルからの伝送及びデータのネ
ットワークからのレセプションのブロックＲＡＯから及
びＲＡＯへのデバイス中でのデータのシリアルなフロー
が、２種のそれぞれのラインｌ０ＤＸ及びｌ０ＲＸによ
り起こる。スピード適合のための中間ブロックＲＡＩそ
れぞれ次の機能を行う。

一ミ　ル　　　　　　　−クへの−°−′　の狗ｊｌ１
組 ＣＣＩＴＴ−Ｖ１１０標準により要求されるように、タ
ーミナルＤＴＰが４８キロヘルツのスピードを有する場
合は３２ビットのマトリクスを有するフレーム、又は他
のスピード条件では８０ビットのマトリクスを有するフ
レームを構成する。入力脚ＤＴＲ−Ｃ及びＲＴＳがコン
トロールされ、前記標準により限定される周波数を有す
るフレーム中でデータを伝送する。

ターミナルＤＴＰのインターフェイスから又は非同期／
同期コンバータＲＡＯから生ずるデータピッ）　（Ｄ）
をそれを繰り返し又は繰り返すことなく挿入する。

状態ビットを挿入する。Ｘ３０又はＶ１１０の推薦に従
って、これらのビットはマイクロプロセッサから来るか
、あるいは例えば前に例示したフレームのビットＳ１、
Ｓ３、Ｓ４からｓ９の特定のサンプリングポイントにお
けるターミナルの相互変換回路の状態を知らせる。それ
らのうちの６個がマイクロプロセッサから来る第７のも
の（上述の８０ビットを有するフレームのＥ７）が中間
プロッりＲＡＩの伝送ブロックにより自動的に発生する
、監視マイクロプロセッサから、又はターミナルＤＴＥ
の及びＥビットのインターフェイスから来るＸビットを
挿入する。

第２図のスピード適合用中間ブロックＲＡＩを構成する
適切なレセプションサブブロックからのレセプションフ
ェーズで行われる機能が本説明を通して詳細に例示され
る。

ブロックＲＡ２は実質的に同期ネットワークインターフ
ェイスを構成する。ラインＩＩＤＸ（中間ユニットＲＡ
Ｉから来るデータの入力）及び５ＤＸ（ＩＳＤＮネット
ワークへ伝送されるデータのフローの出力）及びライン
５ＤＲ（ＩＳＤＮネットワークから来るデータの入力）
及びＩＩＲＸ（スピード適合用中間ブロックＲＡＩへ受
け入れられるデータの転送）は２方向のデータフローの
それぞれのルートを構成する。

ブロックＲＡ２は中間スピードを変換する。つまり伝送
では８キロビット／秒、１６キロビット／秒又は３２キ
ロビット／秒を６４キロビット／秒のキャリアスピード
に変換し、レセプションではその逆の変換を行う。ブロ
ックＲＡ２は、データのスピードが３８４００ビット／
秒より大きいか等しい場合にデータをそのまま通過させ
る。

μＰ−ＩＮＴＥＲＦＡＣＥは１３個のラインを有するマ
イクロプロセッサのための８ビット平行インターフェイ
スであり、かつ多電アドレス／データーバスタイブのマ
イクロプロセッサと直接交換できる。

集積回路のプログラムの初期フェーズの間及び回路が割
り込みを要求し又はマイクロプロセッサがそれ自身の平
行なバスによりｌ５ＤＮネツトワークへの又はからのデ
ータを伝送し及び／又は受け入れるときは常に、このブ
ロックは監視マイクロプロセッサとインターフェイスす
る。

このブロックはそれぞれｒＲＡＭ、及びｒＧＩＪと呼ば
れる２種の主要部から構成されている。サブプロッタＲ
ＡＭは、所望のコンフィギユレーションの集積デバイス
をプログラムするために必要な全ての書込みレジスタと
、マイクロプロセッサが集積回路からの情報を集めるよ
うにするための書込みレジスタを含んでいる。ブロック
Ｇｌは、割り込みがマスクされていると特別の割り込み
シグナルの変化を検出しかつこの情報を記憶し、又割り
込みがマスクされていない場合には直ちにマイクロプロ
セッサへ割り込みを提供する。

必要なマスクされた割り込みがマスクされなくなると直
ちにそれらはマイクロプロセッサへ供給される。

ブロックＤＰＬＬは、ＦＳＣネットワーク参照クロック
により同期化されかつ例えば１０．７５２メガヘルツ±
１１００ｐｐの外部ソースで駆動されるプログラムでき
るクロック発生器である。該ブロックは、異なった機能
ブロック（ＲＡＯ，ＲＡＩ及びＲＡ２）で使用されるク
ロックシグナルＣＫＯ１ＣＫＩ及びＣＫ２を提供する。

デバ、イスのコアは、第３図に示すように２個のセミブ
ロックＲＡＩＴＸ及びＲＡＩＲＸから構成されるスピー
ド適合中間ブロックＲＡＩにより形成され、ＲＡＩＴＸ
はデータのターミナルＤＴＥ／ＤＣＥからｌ５ＤＮネツ
トワークへの伝送のフェーズで動作し、ＲＡＩＲＸはデ
ータのｌ５ＤＮネツトワークからターミナルＤＴＥ／Ｄ
ＣＥへのレセプションのフェーズで動作する。第３図の
２個のブロックＲＡＩＴＸ及びＲＡＩＲＸの「四極子」
の例示では、それらは、マイクロプロセッサから及びへ
のコントロールシグナル及び監視シグナルのそれぞれの
ラインだけでなく、第２図のダイアグラムに関して既に
述べたデータフローラインに加えて、全体として示され
ている。

この時点までの適切な図面の説明は、これらのタイプの
システムに関する技術の現状に属するものとして容易に
識別できるものを表し、従って当業者はそれを識別する
ためにこれらの一般的な機能的ダイアグラムの詳細を説
明することは完全に余分であると思われる。

両者とも本発明の対象である革新的なプロセスとこのよ
うなプロセスを実行するために適切な構造は、第２図に
例示された一般的システムのスピード適合中間ブロック
ＲＡＩの前記レセプションセミブロックＲＡＩＲＸ中に
実質的に含まれる。

非同期フレームの同期化及び分解のオリジナルプロセス
及びそれを実行するためのハードウェアの構造の両者が
第４図のブロックダイアグラムを参照することにより、
より簡単に説明されかつ示される。第４図は本発明によ
る前記レセプションブロックＲＡＩＲＸの組織つまり内
部構造を示している。

第４図のラインＩＩＲＸ、　　夏ＯＲＸ、ＣＫＩ及びＣ
ＫＯは第３図の類似のラインに対応し、他のラインは第
４図の詳細なブロックダイアダラム中のそれらの特別な
同一性に関して説明されている多重ラインを示している
。

第４図に示すように、レセプションブロックＲＡＩＲＭ
への入力のラインは次の通りである。

ＣＫ１＝入力のデータ用のクロック １１　ＲＸ＝入力のデータ Ｒ３Ｔ１＝ブロックリセット ５ＹＯ＝（３２ビットのフレーム用のみに使用される）
同期化オクテツト ＶＥＬ＝（８０ビット又は３２ビット）のフレームのタ
イプの選択 ＮＦＲ（７：　Ｏ）＝それが失われた後にその間で同期
を回復するために探されなければならないフレームの数 Ｔ　Ｅ　Ｓ　Ｔ１１＝特別の機能をテストするために使
用されるライン ＴＥＳＴ１２−特別の機能をテストするｈめに使用され
るライン ＤＬＬ＝コントロールラインの発生の特別の方法の選択 ＣＫＯ＝出力のデータ用クロック そしてブロックからの出力のラインは次の通りである。

ＲＥ　（７：　１）−マイクロプロセッサの部分上での
読みだし用に利用されるＥビット Ｒ３５＝マイクロプロセッサへ伝送される同期回復割り
込み ＦＳＬ＝フィクロプロセッサへ伝送される同期遺失割り
込み Ｒ３Ｉ＝ＮＦＲフレーム後の同期不能割り込みＩ＝ＤＬ
Ｌにより選択されたコントロールライン５１０７＝コン
トロールライン ＲＸ＝コントロールライン Ｒ３Ｂ＝コントロールライン １０ＲＸ＝出力のデータ 構造的には、本発明のデバイスのレセプションブロック
ＲＡＩＲＸは、第２図のダイアダラム中の同期ネットワ
ークインターフェイスブ９７りＲＡ２から来る中間スピ
ードのシリアルデータの同期フローをデータ入力ライン
ＴＩＲＸにより受け取る第１の８ビットシフトレジスタ
Ｒ３Ｃ８により形成されるデータ転送構造を含んで成っ
ている。

この第１の８ビットシフトレジスタは出力に、ラインＳ
ＹＩにより全てがゼロであるオクテツトのレジスタに存
在する情報を提供する。第２の７ビットレジスタＲ３Ｄ
は前記第１のシフトレジスタＲ３Ｃ８にカスケード状に
機能的に接続され、指令によってオクテツトの適切な６
セントラルデータビット及びレジスタＲ５Ｃ８からのコ
ントロールラインを負荷する。第３の６ビットシフトレ
ジスタＲ３Ｃ６は前記第２のレジスタＲ３Ｄにカスケー
ド状に機能的に接続され、指令によって第２レジスタか
らの適切な６データビットを負荷しかつ適切なラインｌ
０ＲＸ上の出力にデータビットを提供する。

監視データをスイッチするための構造は、前記第１のシ
フトレジスタＲ３Ｃ８に対してカスケード状に機能的に
接続されかつ指令を受けてラインＲＥ　（７：　１）に
よりマイクロプロセッサの一部上で読みだすために利用
されたＥ監視ビットを負荷する７ビットのレジスタＲＥ
Ｒにより構成されている。

フレームの同期化及び分解のプロセスの管理及びコント
ロールのための第１の構造は、完全なオクテツトが入っ
たときに第１のシフトレジスタＲＳＣ８にシフトする情
報を発生する８ビットの第１のカウンタＲ３Ａ、及びＥ
ビットの同じオクテツトを７ビットの前記レジスタＲＥ
Ｒヘスイッチすることを可能にするために、フレームの
オクテツトの数をカウントしかつ到達したフレームの最
後で第１の情報片を出力に、又第１のシフトレジスタＲ
３Ｃ８のＥ監視ビットのオクテツトに存在する第２の情
報片を提供する、選択されたフレームのディメンジョン
に応じて１０又は４ビットである第２のプログラムでき
るカウンタを含んで成っている。入力のデータ用のクロ
ックシグナルＣＫｌで動作する状態マシーンＲ３２は、
ブロックの入力に関して、同期化、オクテツトのアドレ
ス、及び同期化の機能フェーズでは同期化の維持のコン
トロールを管理する集積構造ＰＬＡにより構成されてい
る。カウンタＲ３Ａのランアウト後に存在するオクテツ
トのタイプに従ってかつカウンタＲ３Ｂにより表される
値から得られる情報を使用して、それは８ビットカウン
タＲ３Ａの再スタートを指令して、オクテツトカウンタ
Ｒ３Ｂを同時に増加させるよう作用する。同期が失われ
た際に第３のカウンタＣＴ８０は状態マシーンＲ３２に
よりスタートされる。このカウンタは前記標準により生
ずるものに従ってフレームＮＦＲの予備設定された数の
シフトをカウントし、連続するフレームビットのカウン
トを再開する前にフレームビットをカウントしかつ各カ
ウントの最後に第４のカウンタＣＴＮＦＲを増加させる
。

オクテツトの管理及びコントロールの第２の構造は、入
力ＣＫＩのデータ用クロックに対して実質的に遅い出力
のデータ用の第２のクロックシグナルＣＫＯで機能する
集積構造ＰＬＡで構成される第２のプログラムできる状
態マシーンＲ３９を含んで成っている。第１の遅延ブロ
ックＲ３７は第１の状態マシーンＲ３２により伝送され
る出力コントロール用の構造のスタートシグナルを遅れ
させるよう作用する。第２の遅延ブロックＲＩＴは、第
２のプログラムできる状態マシーンＲ３９によりコント
ロールされる出力ブロックＦＩＬＥ−ＣＯＮＴＲにより
前記標準の要求に従って、それらが到達するままコント
ロールラインのシグナルを記憶して正確な時期に同時に
出力に提供されることができるようにする。

第４図のダイアダラムに示された内部接続又はライン及
びそれらの機能は、それらが入力ラインのいずれかに又
は既に述べた出力ラインのいずれかに導かれないので、
下記の通り明示する。

Ｃ７＝Ｘ８カウンタのスタート ５Ｃ７＝Ｘ８カウンタのランアウト ＩＮＺ＝カウンタＲ３Ｂのゼロセント ＣＯ＝カウンタＲ３Ｂの増加 ５ＣＯ＝フレームの最後 ５Ｃ５＝Ｅビットを含む第６のオクテツトの同一性 Ｓ　Ｃ２＝３２ビットフレーム中の異なった同期化のビ
ットを有する第２のオクテツトの同一性 ５Ｃ８０＝増加カウンタＣＴＮＦＲ ３Ｌ＝ブロツクＲ３Ｃ８からブロックＲＥＤへの・デー
タの負荷 ５Ｌ１＝ブロツクＲ３Ｃ８からブロックＲＥＲへのデー
タの負荷 ５Ｙ１＝オクテツトＯの識別 ５Ｙｂ ＲＩＮ（７：１）＝同期化ビットなしにブロックＲ３Ｃ
Ｂ中に存在するオクテツト（第１の縦列） ＲＤ（６：１）＝オクテツトから取り出されるデータの
セクステット ＲＤ７＝オクテツトから取り出されるコントロールライ
ン Ｘ７＝Ｓ１、Ｓ３、Ｓ６、Ｓ９ビット Ｘ６＝Ｘビット Ｘ９＝３２．３８ビット ＬＡ＝ブロックＲ３９のスタート ５Ｌ２＝ブロツクＲ３Ｃ６中のデータの負荷を行うかシ
フトを行うかの表示 Ｃ１＝ブロツクＲ３Ｃ６への動作の指令Ｃ１１＝Ｓ１、
Ｓ３、Ｓ６、Ｓ９ビットの負荷Ｃｌ２＝Ｘビットの負荷 Ｃ１３＝Ｓ２、Ｓ８ビットの負荷

【図面の簡単な説明】

第１図は、スピード適合用のシステムの「レセプション
」ブロックの四極子を示す図、第２図は、本発明に従っ
て形成されたｌ５ＤＮ用のスピード適合用デバイスの簡
略化されたブロックダイアグラム、第３図は、伝送ブロ
ックとレセプションブロックとに機能的に細分された第
２図中のブロックダイアグラムの中間ブロックＲＡＩの
簡略化したダイアグラム、第４図は、本発明の対象であ
る構成に従って形成されたレセプションブロックの簡略
化された機能的ダイアグラムである。

Claims (2)

【特許請求の範囲】
1. （１）ネットワークからのデータのレセプションモード
   で、フレーム同期データを含む異なった長さの非同期フ
   レーム中に共に組み入れられたオクテットの構造の入力
   のデータを使用できる統合サービス・デジタル・ネット
   ワーク（ＩＳＤＮ）のＣＣＩＴＴ・Ｖ１１０標準に従っ
   て、同期及び非同期ターミナルの適用のための集積デバ
   イスのスピード適用のための中間レセプションブロック
   により行われるスピード適用のために、オクテットのビ
   ットに組織された非同期フレームの同期化及び分解方法
   において、 ８ビットシフトレジスタにより一時に１個のオクテット
   を記憶しかつそれぞれの非同期フレーム内にこのように
   記憶された各オクテットの位置を記憶するために第１の
   カウンタを使用することにより、同期化ビット、ターミ
   ナル出力インターフェイス用のコントロールビット、監
   視用マイクロプロセッサのための情報ビット、及び必要
   ならば繰り返して前記標準によりアレンジされたデータ
   ビットを含む前記同期フレームを分解し、 前記第１のカウンタにより前記オクテットを、そして第
   ２のカウンタにより各オクテットの適切なビットを識別
   し、 各オクテットのこのように識別されたビットを転送しか
   つ記憶し、かつ このように識別されかつ前記ネットワークから前記ター
   ミナルへのデータのシリアルな流れの管理及びコントロ
   ールのためにそれぞれの素子に記憶されたビットをスイ
   ッチすることを含んで成ることを特徴とする方法。
2. （２）トランスミッションフェーズで６００ビット／秒
   の２＾ｎ倍（ｎが０から６の値を有する）のスピードで
   スタート／ストップの様式を有する特性のフローをビッ
   トの同期フローに変換しかつレセプションフェーズでそ
   の逆に変換できる同期／非同期コンバータ（ＲＡ０）；
   前記中間ブロックを通してのデータのシリアルなフロー
   のノミナルなクロックシグナルの周波数より実質的に高
   い周波数の第１のクロックシグナルのコントロール下で
   かつ中間スピードで動作し、かつ前記標準に従って８０
   又は３２ビットの非同期フレームをトランスミッション
   フェーズでは構成しかつレセプションフェーズでは同期
   化しかつ分解できるスピード適用のための第１の中間ブ
   ロック（ＲＡ１）；前記中間スピードを６４キロビット
   ／秒のキャリアスピードに変換できかつその逆の変換を
   行うことのできる同期ネットワークインターフェイスブ
   ロック（ＲＡ２）；デバイスの初期のコンフィギュレー
   ション用の書込みレジスタと集積デバイスからの情報を
   検出するための読み取りレジスタを含むマイクロプロセ
   ッサ用のインターフェイス（μＰ−ＩＮＴＥＲＦＡＣＥ
   ）；ネットワーク参照クロックにより同期化されかつ集
   積デバイスの異なった機能性ブロックにより使用される
   それぞれのクロックシグナルを発生させることのできる
   外部周波数シグナルにより駆動されるプログラムできる
   クロック発生器（ＤＰＬＬ）を含んで成り、少なくとも
   前記第１の中間ブロックが、それぞれターミナルの一部
   分上のネットワークからのデータのレセプションの間及
   びターミナルの一部分上のネットワークへのデータの伝
   送の間に動作する第１のレセプション用サブブロック及
   び第２の伝送用サブブロックにより構成されている、 フレーム同期化データを含む異なった長さの非同期フレ
   ーム中に共に組み入れられたオクテットの構造の入力の
   データをレセプションモードで、同期及び非同期ターミ
   ナルの適用のために、ＣＣＩＴＴ−Ｖ１１０標準に従っ
   て使用できる統合サービス・デジタル・ネットワーク（
   ＩＳＤＮ）用のスピード適用のためのモノリチックなデ
   バイスにおいて、 前記レセプション用の第１の中間サブブロックが、 前記したシリアルなデータの同期的フローを受け取るこ
   とができかつ全てのゼロにより構成されるオクテットの
   レジスタ中に存在する情報を出力で発生させることので
   きる第１の８ビットシフトレジスタ（ＲＳＣ８）、前記
   第１のレジスタに対して機能的にカスケード状に連結さ
   れかつ指令の後にオクテットの適切な６セントラルデー
   タビットと前記第１のレジスタからのコントロールライ
   ンシグナルを負荷できる第２の７ビットレジスタ（ＲＳ
   Ｄ）、及び前記第２のレジスタに対して機能的にカスケ
   ード状に連結されかつ指令の後に前記第２のシフトレジ
   スタからの適切な６データビットを負荷できかつ適切な
   データライン上の出力に前記データビットを提供できる
   第３の６ビットシフトレジスタ（ＲＳＣ６）により形成
   されるデータ転送構造； 前記第１のレジスタに対して機能的にカスケード状に連
   結され、かつ指令の後に、それからそれらが監視マイク
   ロプロセッサにより読み出されるＥ監視ビットを負荷で
   きる７ビットのレジスタ（ＲＥＲ）により構成される監
   視データをスイッチする構造； 完全なオクテットが入ったときに第１のシフトレジスタ
   （ＲＳＣ８）にシフトする情報を発生する８ビットの第
   １のカウンタ（ＲＳＡ）；及びＥビットの同じオクテッ
   トを７ビットの前記レジスタ（ＲＥＲ）へスイッチする
   ことを可能にするために、フレームのオクテットの数を
   カウントしかつ到達したフレームの最後で第１の情報片
   を出力に、又第１のシフトレジスタ（ＲＳＣ８）のＥ監
   視ビットのオクテットに存在する第２の情報片を提供で
   きる、フレームのディメンジョンに応じて１０又は４ビ
   ット用である第２のプログラムできるカウンタ；第１の
   クロックシグナルで動作し、入力に関して同期化、オク
   テットのアドレス、及び同期化機能のフェーズでは同期
   化の維持のコントロールを管理できる集積構造ＰＬＡに
   より構成され、かつ前記カウンタ（ＲＳＡ）のランアウ
   ト後に存在するオクテットのタイプに従って前記カウン
   タ（ＲＳＢ）から得られる情報を使用して前記８ビット
   カウンタの再スタートを指令しかつオクテットカウンタ
   （ＲＳＢ）を同時に増加させる第１の状態マシーン（Ｒ
   Ｓ２）；同期化が失われた際に前記状態マシーン（ＲＳ
   ２）によりスタートされ、前記標準により生ずるフレー
   ムの数（ＮＦＲ）のシフトをカウントでき、フレームビ
   ットをカウントし、連続するフレームのビットのカウン
   トを再開する前の各カウントの最後に第４のカウンタ（
   ＣＴＮＦＲ）を増加させることのできる第３のカウンタ
   （ＣＴ８０）により構成される管理及びコントロールの
   ための構造； 前記第１の状態マシーン（ＲＳ２）の第１のクロックシ
   グナルに対して実質的に遅い出力のデータ用の第２のク
   ロックシグナルで動作する集積構造ＰＬＡにより構成さ
   れる第２のプログラムできる状態マシーン（ＲＳ９）；
   前記第１の状態マシーン（ＲＳ２）により伝送される出
   力のコントロール用の構造のブロックのスタートシグナ
   ルを遅れさせることのできる第１の遅延ブロック（ＲＳ
   ７）；第２のプログラムできる状態マシーン（ＲＳ９）
   によりコントロールされるコントロールラインシグナル
   の出力ブロック（ＦＩＬＩ−ＣＯＮＴＲ）により前記Ｃ
   ＣＩＴＴ・Ｖ１１０標準の要求に従って正確な時期に出
   力に同時に提供されることができるようにするためにそ
   れらが到達したままコントロールラインのシグナルを記
   憶できる第２の遅延ブロック（ＲＩＴ）を含んで成る出
   力コントロール用構造； を含んで成ることを特徴とする構造。