JPH03155677A - 伝導度変調型ｍｏｓｆｅｔ - Google Patents
伝導度変調型ｍｏｓｆｅｔInfo
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- JPH03155677A JPH03155677A JP2053085A JP5308590A JPH03155677A JP H03155677 A JPH03155677 A JP H03155677A JP 2053085 A JP2053085 A JP 2053085A JP 5308590 A JP5308590 A JP 5308590A JP H03155677 A JPH03155677 A JP H03155677A
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- JP
- Japan
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- region
- bipolar transistor
- junction
- electrode
- high resistance
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
Landscapes
- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電力用スイッチング素子として用いられる伝
導度変調型ＭＯ３ＦＥＴに関する。
導度変調型ＭＯ３ＦＥＴに関する。
近年、電力用スイッチング素子への要望はより高速そし
て高耐圧、高電力デバイスへとますます拡大しつつある
。このような背景のもと、大電力ＭＯ３ＦＥＴ （絶縁
型大電力ＭＯ３ＦＥＴ）がスイッチング電源用途を主体
として大きな伸長をみせている。また一方、伝導度変調
型ＭＯＳＦＥＴ（！ＧＢＴ）は、従来のバイポーラトラ
ンジスタより高耐圧、高電力そしてより高速なスイッチ
ングデバイスとして、特にインバータ制御用途にその主
用途を広げ、ますますその応用分野を広げようとしてい
る。
て高耐圧、高電力デバイスへとますます拡大しつつある
。このような背景のもと、大電力ＭＯ３ＦＥＴ （絶縁
型大電力ＭＯ３ＦＥＴ）がスイッチング電源用途を主体
として大きな伸長をみせている。また一方、伝導度変調
型ＭＯＳＦＥＴ（！ＧＢＴ）は、従来のバイポーラトラ
ンジスタより高耐圧、高電力そしてより高速なスイッチ
ングデバイスとして、特にインバータ制御用途にその主
用途を広げ、ますますその応用分野を広げようとしてい
る。
第２図はｎチャネルＩＧＢＴの基本構造を示し、通常の
縦型ＤＭＯ３といわれる大電力ＭＯ３ＦＥＴのドレイン
領域となるｎ＋領領域ｐ＋コレクタ領域１におきかえた
も・のということができる。このｐ中領域に接するｎ−
ドリフト領域２０表面部にはｐベース領域３が選択的に
形成され、このｐペース領域３０表面部には二つのｎ＋
ソース領域４が、また中央部にはｐ領域より深いｐ゛ウ
エル５形成されている。ｎ＋ソース領域４とｎ−ドリフ
ト領域２の・露出部にはさまれたｐベース領域３ｏにｎ
チャネルを形成するために、絶縁膜６を介してゲート端
子Ｇに接続されるゲート電極７が設けられてぃる。ｔｔ
ＡＩＲ膜６に開けられたコンタクトホールにおいて、エ
ミッタ端子Ｅに接続されるエミッタ電極８がｐウェル５
およびｎ＋ソース領域４に接触している。また、ｐ、′
コレクタ領域１にはコレクタ端子Ｃに接続されるコレク
タ電極９が接触している。
縦型ＤＭＯ３といわれる大電力ＭＯ３ＦＥＴのドレイン
領域となるｎ＋領領域ｐ＋コレクタ領域１におきかえた
も・のということができる。このｐ中領域に接するｎ−
ドリフト領域２０表面部にはｐベース領域３が選択的に
形成され、このｐペース領域３０表面部には二つのｎ＋
ソース領域４が、また中央部にはｐ領域より深いｐ゛ウ
エル５形成されている。ｎ＋ソース領域４とｎ−ドリフ
ト領域２の・露出部にはさまれたｐベース領域３ｏにｎ
チャネルを形成するために、絶縁膜６を介してゲート端
子Ｇに接続されるゲート電極７が設けられてぃる。ｔｔ
ＡＩＲ膜６に開けられたコンタクトホールにおいて、エ
ミッタ端子Ｅに接続されるエミッタ電極８がｐウェル５
およびｎ＋ソース領域４に接触している。また、ｐ、′
コレクタ領域１にはコレクタ端子Ｃに接続されるコレク
タ電極９が接触している。
このＩＧＥＴのエミッタ端子Ｅを接地し、ゲート端子Ｇ
およびコレクタ端子Ｃに正の電圧を印加すると、大電力
ＭＯ３ＦＥＴと同じ原理でゲート電極７の下のｐベース
層３の表面が反転して電子のチャネルが形成される。従
って、ｎ−領域２がアース電位に接続された形となり、
ｐ＋コレクタ領域１から正孔電流が注入される。つまり
、高抵抗層領域であるｎ−ドリフト領域２に少数キャリ
ア（正孔）の注入がおこる。この少数キャリアの注入は
、電荷中性条件を満たすために多数キャリアである電子
の濃度をひきあげ、このｎ−領域２の抵抗を大幅に低減
させる、いわゆる伝導度変調効果によってオン抵抗が十
分低いデバイスとなる。
およびコレクタ端子Ｃに正の電圧を印加すると、大電力
ＭＯ３ＦＥＴと同じ原理でゲート電極７の下のｐベース
層３の表面が反転して電子のチャネルが形成される。従
って、ｎ−領域２がアース電位に接続された形となり、
ｐ＋コレクタ領域１から正孔電流が注入される。つまり
、高抵抗層領域であるｎ−ドリフト領域２に少数キャリ
ア（正孔）の注入がおこる。この少数キャリアの注入は
、電荷中性条件を満たすために多数キャリアである電子
の濃度をひきあげ、このｎ−領域２の抵抗を大幅に低減
させる、いわゆる伝導度変調効果によってオン抵抗が十
分低いデバイスとなる。
第３図の図中に示されているように、エミッタ電流はＬ
＝ ｌｈ＋ Ｉｘｏｓであり、ｐベース領域３゜ｎ−ド
リフト領域２． ｐゝコレクタ領域１からなるｐｎｐ
）ランリスタ２１の電流利得をαＰＩＩＰ とじたてｘ
ｈ（正孔電流）が変化し、つまり＋ ＧＢＴの電流が変
化する。Ｉ ｇｏｓは電子電流である。第４図はターン
オフ時の代表的なスイッチング波形であって、第一、第
二のフェイズ４１．４２があることがわかる。第一の期
間４１ではチャネルが消え、電子電流が０になるために
、その分だけ瞬時に電流が減少する。次の第二の期間で
は、ｎ−層中に残留したキャリアによって、ｐｎ−ｐ＋
バイポーラトランジスタの作用で流れる電流が、オーブ
ンベース状態に、おいて、キャリアの寿命τによる再結
合消滅で減少する。従って、この領域は正孔電流の注入
レベルあるいはキャリア寿命τによって決まる。より高
周波化へ対応できる素子とするために、従来は、ｐゝ基
板とｎ−高抵抗領域間にバッファｎ１層を形成し正孔電
流の注入レベルを制御すること（Ｉ ＥＥＥ、 Ｉ
ＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、 ４．
３（１９８３）ｐｐ、 ７９ ＝８２参照）、あるいは
ｐ＋基板の濃度をコントロールすること、または、キャ
リア寿命τを低減するために電子線照射あるいは重金属
拡散などのライフタイムコントロールプロセスを適用す
ること（Ｉ Ｅ Ｅ Ｅ 、 Ｔｒａｎｓ、 １Ｅ１ｅ
ｃｔｒｏｎ、 Ｅロー３１（１９８４）ｐｐ、 １７９
０〜１７９５参照）が行われていた。しかし、これまで
の方法では、オン電圧との強いトレードオフ関係が存在
していた。ｐ“基板領域あるいは別な１譲へのキャリア
のひき出し方法が適用できれば、このトレードオフを大
幅に改善できるものと考えられる。
＝ ｌｈ＋ Ｉｘｏｓであり、ｐベース領域３゜ｎ−ド
リフト領域２． ｐゝコレクタ領域１からなるｐｎｐ
）ランリスタ２１の電流利得をαＰＩＩＰ とじたてｘ
ｈ（正孔電流）が変化し、つまり＋ ＧＢＴの電流が変
化する。Ｉ ｇｏｓは電子電流である。第４図はターン
オフ時の代表的なスイッチング波形であって、第一、第
二のフェイズ４１．４２があることがわかる。第一の期
間４１ではチャネルが消え、電子電流が０になるために
、その分だけ瞬時に電流が減少する。次の第二の期間で
は、ｎ−層中に残留したキャリアによって、ｐｎ−ｐ＋
バイポーラトランジスタの作用で流れる電流が、オーブ
ンベース状態に、おいて、キャリアの寿命τによる再結
合消滅で減少する。従って、この領域は正孔電流の注入
レベルあるいはキャリア寿命τによって決まる。より高
周波化へ対応できる素子とするために、従来は、ｐゝ基
板とｎ−高抵抗領域間にバッファｎ１層を形成し正孔電
流の注入レベルを制御すること（Ｉ ＥＥＥ、 Ｉ
ＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ、 ４．
３（１９８３）ｐｐ、 ７９ ＝８２参照）、あるいは
ｐ＋基板の濃度をコントロールすること、または、キャ
リア寿命τを低減するために電子線照射あるいは重金属
拡散などのライフタイムコントロールプロセスを適用す
ること（Ｉ Ｅ Ｅ Ｅ 、 Ｔｒａｎｓ、 １Ｅ１ｅ
ｃｔｒｏｎ、 Ｅロー３１（１９８４）ｐｐ、 １７９
０〜１７９５参照）が行われていた。しかし、これまで
の方法では、オン電圧との強いトレードオフ関係が存在
していた。ｐ“基板領域あるいは別な１譲へのキャリア
のひき出し方法が適用できれば、このトレードオフを大
幅に改善できるものと考えられる。
さて、ＩＧＢＴにはさらに大きな一つの問題が存在して
いる。それは、第３図に示すようにｐｎｐ寄生バイポー
ラトランジスタ２１のほかに、ｎ＋ソース領域４．ｐベ
ース領域３． ｎ−ドリフト領域２からなる寄生ｎｐ
ｎバイポーラトランジスタ２２が存在する。これらの寄
生バイポーラトランジスタはそれぞれ電流利得αＰＩＩ
Ｐおよびα、−を有し、結果的にｎｐｎｐサイリスク構
造となっている。
いる。それは、第３図に示すようにｐｎｐ寄生バイポー
ラトランジスタ２１のほかに、ｎ＋ソース領域４．ｐベ
ース領域３． ｎ−ドリフト領域２からなる寄生ｎｐ
ｎバイポーラトランジスタ２２が存在する。これらの寄
生バイポーラトランジスタはそれぞれ電流利得αＰＩＩ
Ｐおよびα、−を有し、結果的にｎｐｎｐサイリスク構
造となっている。
それぞれの電流利得の和が１に等しくなるかまたはｌよ
り大きくなるとき、すなわちａＭＰＩＩ＋α１．。
り大きくなるとき、すなわちａＭＰＩＩ＋α１．。
≧１においてサイリスタがオン状態になる現象、つまり
ラッチングをおこす。−たびラッチングをおこすと、Ｉ
ＧＢＴは電流のゲート制御を失い、ついに破壊に至る。
ラッチングをおこす。−たびラッチングをおこすと、Ｉ
ＧＢＴは電流のゲート制御を失い、ついに破壊に至る。
この突然の破壊現象ラッチング破壊は、特にインバータ
制御応用では防止すべき重要課題の一つである。従来、
このラッチング現象の防止のために、それぞれの寄生ト
ランジスタの活性化を防止するため、ｐ＋ウェル５のベ
ース抵抗の低減（Ｉ Ｅ Ｅ Ｅ、 Ｔｒａｎｓ、巳１
ｅｃｔｒｏｎ、 Ｄｅｖｉｃｅｓｔｉｎ−３２（＋９８
５）ｐ、 ２５５４参照）、ｐベース接合部の多数キャ
リアの低減あるいは素子のエミッタ・ベース接合部に接
近して集中する電流の低減（ＵＳＰａｔｅｎｔ ４，８
０９，０４５参照）などの方策が講じられてきた。しか
しながら、未だ従来素子であるバイポーラ大電力トラン
ジスタの破壊レベル（負荷短絡モード）に達していない
。いずれかのバイポーラトランジスタの電流利得を大幅
に低減することができればラッチング現象は大きく改善
できると考えられる。
制御応用では防止すべき重要課題の一つである。従来、
このラッチング現象の防止のために、それぞれの寄生ト
ランジスタの活性化を防止するため、ｐ＋ウェル５のベ
ース抵抗の低減（Ｉ Ｅ Ｅ Ｅ、 Ｔｒａｎｓ、巳１
ｅｃｔｒｏｎ、 Ｄｅｖｉｃｅｓｔｉｎ−３２（＋９８
５）ｐ、 ２５５４参照）、ｐベース接合部の多数キャ
リアの低減あるいは素子のエミッタ・ベース接合部に接
近して集中する電流の低減（ＵＳＰａｔｅｎｔ ４，８
０９，０４５参照）などの方策が講じられてきた。しか
しながら、未だ従来素子であるバイポーラ大電力トラン
ジスタの破壊レベル（負荷短絡モード）に達していない
。いずれかのバイポーラトランジスタの電流利得を大幅
に低減することができればラッチング現象は大きく改善
できると考えられる。
本発明の目的は、上記の問題を解決し、デバイスのスイ
ッチング速度、特にフォールタイムとオン電圧のトレー
ドオフを大幅に改善するとともに、ラッチング現象を防
止するために基板内に形成される寄生バイポーラトラン
ジスタの電流利得αを低減したＩＧＢＴを提供すること
にある。
ッチング速度、特にフォールタイムとオン電圧のトレー
ドオフを大幅に改善するとともに、ラッチング現象を防
止するために基板内に形成される寄生バイポーラトラン
ジスタの電流利得αを低減したＩＧＢＴを提供すること
にある。
上記の目的を達成するために、本発明は、ｎ型の半導体
層板の少なくとも一面側に高抵抗層を有し、この高抵抗
層の表面部にｐ型のベース領域が選択的に形成され、こ
のベース領域の表面部の端部に基板の露出部との間にチ
ャネル領域が残るようにｎ型のソース領域が選択的に形
成され、前記チャネル領域上にゲート絶縁膜を介してゲ
ート電極を備え、半導体基板の他面側に基板とショット
キーバリア接合を形成する電極が接触するものとする。
層板の少なくとも一面側に高抵抗層を有し、この高抵抗
層の表面部にｐ型のベース領域が選択的に形成され、こ
のベース領域の表面部の端部に基板の露出部との間にチ
ャネル領域が残るようにｎ型のソース領域が選択的に形
成され、前記チャネル領域上にゲート絶縁膜を介してゲ
ート電極を備え、半導体基板の他面側に基板とショット
キーバリア接合を形成する電極が接触するものとする。
絶縁ゲート構造と反対側の面で接触する電極と半導体基
板によりショットキーダイオード（ＳＢＤ）が形成され
る。ｎ型ＳＢＤにおいては、順バイアス時における主た
るキャリアは熱的に放出された電子である。しかしなが
ら、ＳＢＤの電流成分には金属側から半導体側への正孔
の注入による少数キャリア電流も存在する。１ｌｈｏｄ
ｅ著“ＭｅＬａｉＳｅ＋ｎ１ｃｏｎｄｕｃｔｏｒ Ｃｏ
ｎｔａｃｔｓ ″（１９７８年）によれば、あられされ
る。ここで真性状態の電子密度をｎ。
板によりショットキーダイオード（ＳＢＤ）が形成され
る。ｎ型ＳＢＤにおいては、順バイアス時における主た
るキャリアは熱的に放出された電子である。しかしなが
ら、ＳＢＤの電流成分には金属側から半導体側への正孔
の注入による少数キャリア電流も存在する。１ｌｈｏｄ
ｅ著“ＭｅＬａｉＳｅ＋ｎ１ｃｏｎｄｕｃｔｏｒ Ｃｏ
ｎｔａｃｔｓ ″（１９７８年）によれば、あられされ
る。ここで真性状態の電子密度をｎ。
ドナー度をＮ、とじたときＰ、＝ｎ＋’／Ｎ、＋であり
、ｑは電子電荷絶対値、Ｄｈはバルク半導体中の正孔の
拡散定数、Ｌはその広巾性領域の厚さである。
、ｑは電子電荷絶対値、Ｄｈはバルク半導体中の正孔の
拡散定数、Ｌはその広巾性領域の厚さである。
そして、ＳＢＤのトータル電流Ｊ＝Ｊｈ＋Ｊ、に対する
少数キャリア（正孔）電流ｊｈの比は正孔注入率γｈで
あり、 となる。ここで八〇は実効リチャードソン定数である。
少数キャリア（正孔）電流ｊｈの比は正孔注入率γｈで
あり、 となる。ここで八〇は実効リチャードソン定数である。
一般的なＳＢＤにおいては、φｂｚＯ，８ｅＶ、 Ｎ
ｄ−＝１０”ｃｍ−’、 Ｌ； ５ Ｘｌ０−’ａｍ
程度であり、その時、ｒｈ＞１０−’ で正孔の注入は
一般的に無視できるほど小さい。これがＳＢＤが多数キ
ャリアデバイスといわれるゆえんである。しかし上記理
論から障壁高さφ、を大きく、またはＮ１度を小さくす
れば、ｒｈは１０−２以上にできることがわかる。つま
り、少数キャリアの注入をショットキーバリア電極を利
用して実現できる。少数キャリアの注入が可能であれば
、ｎ−高抵抗領域における伝導度変調がおこり、オン電
圧を低減できる。そして、少数キャリアの注入レベルの
コントロールはバリア高すφｂおよびＮｄａ度によって
できる。また、ショットキー接合を流れるトータル電流
Ｊが増加する時ｒｈも大きくなることが知られており、
電流とともに大きな少数キャリアの注入が期待できる。
ｄ−＝１０”ｃｍ−’、 Ｌ； ５ Ｘｌ０−’ａｍ
程度であり、その時、ｒｈ＞１０−’ で正孔の注入は
一般的に無視できるほど小さい。これがＳＢＤが多数キ
ャリアデバイスといわれるゆえんである。しかし上記理
論から障壁高さφ、を大きく、またはＮ１度を小さくす
れば、ｒｈは１０−２以上にできることがわかる。つま
り、少数キャリアの注入をショットキーバリア電極を利
用して実現できる。少数キャリアの注入が可能であれば
、ｎ−高抵抗領域における伝導度変調がおこり、オン電
圧を低減できる。そして、少数キャリアの注入レベルの
コントロールはバリア高すφｂおよびＮｄａ度によって
できる。また、ショットキー接合を流れるトータル電流
Ｊが増加する時ｒｈも大きくなることが知られており、
電流とともに大きな少数キャリアの注入が期待できる。
一方、スイッチオフ時を考えてみると、ｎ−高抵抗領域
に蓄積された正孔、電子キャリアは、従来型のＩＧＢＴ
であればベースオーブン時のオフ状態に等しく、はとん
どキャリアライフタイムτによる低減で制限されている
。しかし、本発明のショットキー接合型ＩＧＢＴでは、
スイッチオフ時にｎ−高抵抗領域の電子は容易にドレイ
ン電極に引き込まれる。したがって、より早いスイッチ
ングオフ時間を達成可能となる。ｎ−高抵抗領域におけ
るキャリア寿命ｒを従来’（７） Ｉ Ｇ Ｂ Ｔはど
には低減する必要がないこと、またショットキーバリア
電圧降下がＰＮ接合拡散電位より小さいことからオン電
圧とスイッチング時間のトレードオフ関係を大幅に改善
できる。さらにもう一つの大きな課題であるラッチング
現象の防止についても、前記でそのメカニズムを説明し
たように、本発明では一つの寄生バイポーラトランジス
タはショットキー接合がエミッタである ｐｎ−ｐバイ
ポーラトランジスタ構造となり、このショットキー接合
エミッタｐｎ−ｐ、バイポーラトランジスタはその電流
利得αがｐｎ接合 ｐｎ”’ｐバイポーラトランジリス
より大幅に低くなり、ラッチング現象からほとんどデバ
イスを回避させることができる。
に蓄積された正孔、電子キャリアは、従来型のＩＧＢＴ
であればベースオーブン時のオフ状態に等しく、はとん
どキャリアライフタイムτによる低減で制限されている
。しかし、本発明のショットキー接合型ＩＧＢＴでは、
スイッチオフ時にｎ−高抵抗領域の電子は容易にドレイ
ン電極に引き込まれる。したがって、より早いスイッチ
ングオフ時間を達成可能となる。ｎ−高抵抗領域におけ
るキャリア寿命ｒを従来’（７） Ｉ Ｇ Ｂ Ｔはど
には低減する必要がないこと、またショットキーバリア
電圧降下がＰＮ接合拡散電位より小さいことからオン電
圧とスイッチング時間のトレードオフ関係を大幅に改善
できる。さらにもう一つの大きな課題であるラッチング
現象の防止についても、前記でそのメカニズムを説明し
たように、本発明では一つの寄生バイポーラトランジス
タはショットキー接合がエミッタである ｐｎ−ｐバイ
ポーラトランジスタ構造となり、このショットキー接合
エミッタｐｎ−ｐ、バイポーラトランジスタはその電流
利得αがｐｎ接合 ｐｎ”’ｐバイポーラトランジリス
より大幅に低くなり、ラッチング現象からほとんどデバ
イスを回避させることができる。
以下、第２図と共通の部分に同一の符号を付した図を引
用して本発明のメタル・コレクタＩＧＢＴの実施例につ
いて説明する。第１図に示した実施例にふいては ｎ−
高抵抗領域２０表面部に第２図と同様のｐベース領域３
、ｎ２ソース領域４およびｐ＋ウェル５が形成され、表
面上にはゲート酸化膜６および多結晶シリコンゲート電
極７を備えている。裏面側では、高抵抗領域２に直接シ
ョットキーバリア接合のための金属電極１０が接触し、
図示しない示その上をはんだ付可能ｆＪＮｉ−Ａｕ層あ
るいはＮｉ−Ａｇ層が被覆している。
用して本発明のメタル・コレクタＩＧＢＴの実施例につ
いて説明する。第１図に示した実施例にふいては ｎ−
高抵抗領域２０表面部に第２図と同様のｐベース領域３
、ｎ２ソース領域４およびｐ＋ウェル５が形成され、表
面上にはゲート酸化膜６および多結晶シリコンゲート電
極７を備えている。裏面側では、高抵抗領域２に直接シ
ョットキーバリア接合のための金属電極１０が接触し、
図示しない示その上をはんだ付可能ｆＪＮｉ−Ａｕ層あ
るいはＮｉ−Ａｇ層が被覆している。
第５図は他の実施例で、せまいｎ−高抵抗領域２で降伏
電圧を達成するために、ｎ−高抵抗領域下にそれより高
濃度の５×１０１′〜１０目Ｃ１１−３の不純物濃度を
もつｎ領域１１を形成し、そのｎ領域１１上にコレクタ
電極としてショットキーバリア金属膜１０を被着したも
のである。バリア金属として、Ｐｄ、 Ａｌ。
電圧を達成するために、ｎ−高抵抗領域下にそれより高
濃度の５×１０１′〜１０目Ｃ１１−３の不純物濃度を
もつｎ領域１１を形成し、そのｎ領域１１上にコレクタ
電極としてショットキーバリア金属膜１０を被着したも
のである。バリア金属として、Ｐｄ、 Ａｌ。
ｐｔ、 ｐｔけい化物、＾ｕ、 Ｍｏ、 Ｍｏけい化物
、 Ｃｒ、 Ｃｒけい化物、 Ｎｉ、 Ｎｉけい化物、
Ｔｉ、 Ｔｉけい化物などが使用される。必要な少数
キャリアの注入量によって、適当な障壁高さφ、をもつ
バリア金属が選択される。例えば、ショットキー接合ト
ータル電流１００ Ａ ／ ｃｄ時に注入比γ、が１Ｏ
−３以上になるようにする。なお、ゲート電極７は、エ
ミッタ電極８の開口部を通じて引き出される導体７１を
介してゲート端子Ｇに接続されている。
、 Ｃｒ、 Ｃｒけい化物、 Ｎｉ、 Ｎｉけい化物、
Ｔｉ、 Ｔｉけい化物などが使用される。必要な少数
キャリアの注入量によって、適当な障壁高さφ、をもつ
バリア金属が選択される。例えば、ショットキー接合ト
ータル電流１００ Ａ ／ ｃｄ時に注入比γ、が１Ｏ
−３以上になるようにする。なお、ゲート電極７は、エ
ミッタ電極８の開口部を通じて引き出される導体７１を
介してゲート端子Ｇに接続されている。
第６図はさらに別の実施例を示す。これは、正孔の注入
量を増大させたい場合に適用されるもので、コレクタ部
には、ショットキーバリアコンタクト部２０とｐ″コレ
クタ部１からなっており、この面積比率によって少数キ
ャリア注入比率を変化できる。また、ｎ−領域２に蓄積
したキャリアの弓きぬきもコントロールできる。
量を増大させたい場合に適用されるもので、コレクタ部
には、ショットキーバリアコンタクト部２０とｐ″コレ
クタ部１からなっており、この面積比率によって少数キ
ャリア注入比率を変化できる。また、ｎ−領域２に蓄積
したキャリアの弓きぬきもコントロールできる。
このようなメタル・コレクタＩＧＥＴは次に示す製造工
程によって製造される。ＩＧＢＴの性能向上を図るには
、必要降伏電圧を得るための最小ｎ−高抵抗幅を使用す
ることが望ましい。ｎ−領域２の不純物濃度が１０１４
０Ｉａ−３とすると、ｎ−領域幅はおよそ１００〜１５
０μｍ程度で十分である。しかしながら、このような厚
さのウェハを使用して製造プロセスを行うことは実際的
ではない。なぜなら、極めて薄くて割れ易いウェハをウ
ェハプロセスの最初から取り扱うことには様々な問題が
伴う。従って次のような製造プロセスを行う。まず、ｎ
型。
程によって製造される。ＩＧＢＴの性能向上を図るには
、必要降伏電圧を得るための最小ｎ−高抵抗幅を使用す
ることが望ましい。ｎ−領域２の不純物濃度が１０１４
０Ｉａ−３とすると、ｎ−領域幅はおよそ１００〜１５
０μｍ程度で十分である。しかしながら、このような厚
さのウェハを使用して製造プロセスを行うことは実際的
ではない。なぜなら、極めて薄くて割れ易いウェハをウ
ェハプロセスの最初から取り扱うことには様々な問題が
伴う。従って次のような製造プロセスを行う。まず、ｎ
型。
不純物濃度８Ｘ１０１３ａｍ−ζ結晶軸＜１００＞のＦ
Ｚ中性子照射ウェハを準備する。厚さ約２Ｈ〜２５（ｌ
Ａｌｍのウェハに５０μｍ程度の深さで、表面不純物
濃度的１０”ｃｍ−３のｎ型拡散領域をイオン注入によ
って形成する。次いで、そのウェハを厚さ３００μｍ程
度のＣＺウェハとＳｉＯ，ｌｌを介して接着する。これ
で５００μｍ程度の厚さのウェハができる。このウェハ
のＦＺウェハ表面にフィールド酸化膜を形成し、ベース
拡散層の一部となる深さ８μｍ程度のｐ＋ウェル５を形
成する。この後、厚さ８００人のゲート酸化膜６を形成
、その上に厚さ１００００人の多結晶シリコン膜よりな
るゲート電極７を形成し、その電極膜をマスクとして深
さ５μｍ程度のｐベース拡散領域３を形成し、次に同一
マスク上からｎ″ソース拡散領域４を０．２５μｍの深
さで形成する。これでゲート電極７の下にチャネル領域
３０が形成される。
Ｚ中性子照射ウェハを準備する。厚さ約２Ｈ〜２５（ｌ
Ａｌｍのウェハに５０μｍ程度の深さで、表面不純物
濃度的１０”ｃｍ−３のｎ型拡散領域をイオン注入によ
って形成する。次いで、そのウェハを厚さ３００μｍ程
度のＣＺウェハとＳｉＯ，ｌｌを介して接着する。これ
で５００μｍ程度の厚さのウェハができる。このウェハ
のＦＺウェハ表面にフィールド酸化膜を形成し、ベース
拡散層の一部となる深さ８μｍ程度のｐ＋ウェル５を形
成する。この後、厚さ８００人のゲート酸化膜６を形成
、その上に厚さ１００００人の多結晶シリコン膜よりな
るゲート電極７を形成し、その電極膜をマスクとして深
さ５μｍ程度のｐベース拡散領域３を形成し、次に同一
マスク上からｎ″ソース拡散領域４を０．２５μｍの深
さで形成する。これでゲート電極７の下にチャネル領域
３０が形成される。
第５図の実施例の場合について説明すると、その後、Ｃ
ＶＤ酸化膜を成長させ、それにコンタクトホールを開け
てから＾１−Ｓｉ合金を堆積させエミッタ電極８．ゲー
ト接続導体７１を形成する。次に、裏面側より３００〜
３５０μｍはど、つまりＦＺウェハのうちのｎ聖域散層
ＩＮ表面不純物濃度約１０”ａｍ−３）があられれるま
でけずりおとす。この裏面を鏡面しあげしたあとで、ｐ
ｔあるいはＰｔけい化物の膜１０を形成し完了する。
ＶＤ酸化膜を成長させ、それにコンタクトホールを開け
てから＾１−Ｓｉ合金を堆積させエミッタ電極８．ゲー
ト接続導体７１を形成する。次に、裏面側より３００〜
３５０μｍはど、つまりＦＺウェハのうちのｎ聖域散層
ＩＮ表面不純物濃度約１０”ａｍ−３）があられれるま
でけずりおとす。この裏面を鏡面しあげしたあとで、ｐ
ｔあるいはＰｔけい化物の膜１０を形成し完了する。
本発明によれば、縦型ＤＭＯ３構造の絶縁ゲート部と反
対側でｎ型半導体基板にショットキーバリア接合を形成
する電極を接触させることにより、バリア金属の障壁高
さを選ぶことによって、従来のＩ ＧＢＴにおけるオン
電圧とスイッチング時間のトレードオフ関係を大幅に改
善することが可能になった。また、寄生ｐｎｐバイポー
ラトランジスタが、ｐｎ接合バイポーラトランジスタか
らシヨツトキー接合エミッタバイポーラトランジスタに
なることにより、その電流利得αが大幅に低くなり、ラ
ッチング現象のおこりにくいＩＧＢＴを得ることができ
る。
対側でｎ型半導体基板にショットキーバリア接合を形成
する電極を接触させることにより、バリア金属の障壁高
さを選ぶことによって、従来のＩ ＧＢＴにおけるオン
電圧とスイッチング時間のトレードオフ関係を大幅に改
善することが可能になった。また、寄生ｐｎｐバイポー
ラトランジスタが、ｐｎ接合バイポーラトランジスタか
らシヨツトキー接合エミッタバイポーラトランジスタに
なることにより、その電流利得αが大幅に低くなり、ラ
ッチング現象のおこりにくいＩＧＢＴを得ることができ
る。
第１図は本発明の一実施例のＩ ＧＢＴの要部断面図、
第２図は従来のＩＧＢＴの要部断面図、第３図は第２図
のＩＧＥＴにふける電流の流れと等価回路を記入した断
面図、第４図はターンオフ時のコレクタ電流の減衰波形
図、第５図、第６図はそれぞれ本発明の異なる実施例の
ＩＧＢＴの要部断面図である。 １・ｐ”コレクタ領域、２ 高抵抗ドリフト領域、３
ｐベース領域、３０ チャネル領域、４ｎ０ソース領
域、６ 絶縁膜、７・ゲート電極、８ミツタ電極、１０
ショットキーバリア金属膜。 第２図 第１図 第３図
第２図は従来のＩＧＢＴの要部断面図、第３図は第２図
のＩＧＥＴにふける電流の流れと等価回路を記入した断
面図、第４図はターンオフ時のコレクタ電流の減衰波形
図、第５図、第６図はそれぞれ本発明の異なる実施例の
ＩＧＢＴの要部断面図である。 １・ｐ”コレクタ領域、２ 高抵抗ドリフト領域、３
ｐベース領域、３０ チャネル領域、４ｎ０ソース領
域、６ 絶縁膜、７・ゲート電極、８ミツタ電極、１０
ショットキーバリア金属膜。 第２図 第１図 第３図
Claims (1)
- １）ｎ型の半導体基板の少なくとも一面側に高抵抗層を
有し、この高抵抗層の表面部にｐ型のベース領域が選択
的に形成され、このベース領域の表面部の端部に基板の
露出部との間にチャネル領域が残るようにｎ型のソース
領域が選択的に形成され、前記チャネル領域上にゲート
絶縁膜を介してゲート電極を備え、半導体基板の他面側
に基板とショットキーバリア接合を形成する電極が接触
することを特徴とする伝導度変調型ＭＯＳＦＥＴ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2053085A JPH03155677A (ja) | 1989-08-19 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
| DE4026121A DE4026121B4 (de) | 1989-08-19 | 1990-08-17 | Leitfähigkeitsmodulations-MOSFET |
| US07/815,761 US5273917A (en) | 1989-08-19 | 1992-01-02 | Method for manufacturing a conductivity modulation MOSFET |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21396889 | 1989-08-19 | ||
| JP1-213968 | 1989-08-19 | ||
| JP2053085A JPH03155677A (ja) | 1989-08-19 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03155677A true JPH03155677A (ja) | 1991-07-03 |
Family
ID=26393796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2053085A Pending JPH03155677A (ja) | 1989-08-19 | 1990-03-05 | 伝導度変調型ｍｏｓｆｅｔ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH03155677A (ja) |
| DE (1) | DE4026121B4 (ja) |
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| JP2002345242A (ja) * | 2001-05-14 | 2002-11-29 | Shindengen Electric Mfg Co Ltd | ワールドワイド電源 |
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| JP2007273647A (ja) * | 2006-03-30 | 2007-10-18 | Shindengen Electric Mfg Co Ltd | Ｉｇｂｔの製造方法 |
| JP2008047772A (ja) * | 2006-08-18 | 2008-02-28 | Sanken Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
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| WO2013058191A1 (ja) * | 2011-10-17 | 2013-04-25 | ローム株式会社 | 半導体装置およびその製造方法 |
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| US8766325B2 (en) | 2011-10-17 | 2014-07-01 | Rohm Co., Ltd. | Semiconductor device |
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| EP3182463A1 (en) * | 2015-12-17 | 2017-06-21 | ABB Technology AG | Reverse blocking power semiconductor device |
| CN117153892B (zh) * | 2023-08-07 | 2024-07-30 | 深圳市盛邦半导体有限公司 | 抗辐射加固肖特基二极管及其制作方法 |
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| JPH02281660A (ja) * | 1989-04-21 | 1990-11-19 | Nec Corp | 縦型絶縁ゲート電導度変調型トランジスタ |
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|---|---|---|---|---|
| DE3628857A1 (de) * | 1985-08-27 | 1987-03-12 | Mitsubishi Electric Corp | Halbleitereinrichtung |
| US4809045A (en) * | 1985-09-30 | 1989-02-28 | General Electric Company | Insulated gate device |
-
1990
- 1990-03-05 JP JP2053085A patent/JPH03155677A/ja active Pending
- 1990-08-17 DE DE4026121A patent/DE4026121B4/de not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE4026121A1 (de) | 1991-03-21 |
| DE4026121B4 (de) | 2006-04-06 |
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