JPH02281660A - 縦型絶縁ゲート電導度変調型トランジスタ - Google Patents
縦型絶縁ゲート電導度変調型トランジスタInfo
- Publication number
- JPH02281660A JPH02281660A JP1102412A JP10241289A JPH02281660A JP H02281660 A JPH02281660 A JP H02281660A JP 1102412 A JP1102412 A JP 1102412A JP 10241289 A JP10241289 A JP 10241289A JP H02281660 A JPH02281660 A JP H02281660A
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- JP
- Japan
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- region
- conductivity type
- insulated gate
- drain
- vertical insulated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 239000000758 substrate Substances 0.000 claims description 6
- 238000002347 injection Methods 0.000 description 9
- 239000007924 injection Substances 0.000 description 9
- 239000000969 carrier Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 2
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型絶縁ゲート電導度変調型トランジスタに関
する。
する。
第2図は従来の縦型絶縁ゲート電導度変調型トランジス
タの一例の断面図である。
タの一例の断面図である。
P+ドレイン領域8の上にN+ドレイン領域11、N−
ドレイン領域11を積層形成し、N−ドレイン領域11
にP+ベース領域2を形成し、この中にN+ソース領域
3を形成する。表面にゲート絶縁膜4を介してゲート電
極5を設け、眉間絶縁M6で覆った後、ソース電i7を
設ける。また裏面にドレイン電極10を設ける。
ドレイン領域11を積層形成し、N−ドレイン領域11
にP+ベース領域2を形成し、この中にN+ソース領域
3を形成する。表面にゲート絶縁膜4を介してゲート電
極5を設け、眉間絶縁M6で覆った後、ソース電i7を
設ける。また裏面にドレイン電極10を設ける。
このトランジスタにおいて、N+ドレイン領域11は、
P+ドレイン領域8がらN−ドレイン領域1へ注入され
る少数キャリアの注入効率を低下させる作用をし、これ
によりターンオフ時間を短くするのである。
P+ドレイン領域8がらN−ドレイン領域1へ注入され
る少数キャリアの注入効率を低下させる作用をし、これ
によりターンオフ時間を短くするのである。
上述した従来の縦型絶縁ゲート電導度変調型トランジス
タでは、ターンオフ時間は少数キャリアの注入効率を低
下させることで短くできるが少数キャリアの注入効率は
P+ドレイン領域8とN+ドレイン領域11の濃度比で
決まり、かつP+ドレイン領域8はドレイン電極10と
オーミック接触をしなければならないため不純物濃度に
制約があり、少数キャリアの注入効率を最適に選択する
ことは難しく、またP+ドレイン領域8とN+ドレイン
領域11は裏面に全面に形成されるため、選択的に少数
キャリアの注入効率を設計できず、少数キャリア電流の
集中しやすいチップ中央部では、発熱のため注入効率が
高くなり、さらに少数キャリア電流が増え、熱暴走しや
すい、ターンオフ時間が長くなるという欠点があった。
タでは、ターンオフ時間は少数キャリアの注入効率を低
下させることで短くできるが少数キャリアの注入効率は
P+ドレイン領域8とN+ドレイン領域11の濃度比で
決まり、かつP+ドレイン領域8はドレイン電極10と
オーミック接触をしなければならないため不純物濃度に
制約があり、少数キャリアの注入効率を最適に選択する
ことは難しく、またP+ドレイン領域8とN+ドレイン
領域11は裏面に全面に形成されるため、選択的に少数
キャリアの注入効率を設計できず、少数キャリア電流の
集中しやすいチップ中央部では、発熱のため注入効率が
高くなり、さらに少数キャリア電流が増え、熱暴走しや
すい、ターンオフ時間が長くなるという欠点があった。
本発明は、ドレイン領域となる一導電型半導体基板の表
面に選択的に形成された逆導電型ベース領域と、該ベー
ス領域内に形成された一導電型ソース領域と、前記ベー
ス領域とソース領域とで形成されるチャネル領域上にゲ
ート絶縁膜を介して設けられたゲート電極と、前記半導
体基板裏面に形成されたドレイン電極とを有する縦型絶
縁ゲート電導度変調型トランジスタにおいて、前記半導
体基板裏面に前記ドレイン電極とオーミック接触する逆
導電型領域と前記ドレイン電極とショットキー接触する
一導電型領域とを設けたことを特徴とする。
面に選択的に形成された逆導電型ベース領域と、該ベー
ス領域内に形成された一導電型ソース領域と、前記ベー
ス領域とソース領域とで形成されるチャネル領域上にゲ
ート絶縁膜を介して設けられたゲート電極と、前記半導
体基板裏面に形成されたドレイン電極とを有する縦型絶
縁ゲート電導度変調型トランジスタにおいて、前記半導
体基板裏面に前記ドレイン電極とオーミック接触する逆
導電型領域と前記ドレイン電極とショットキー接触する
一導電型領域とを設けたことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第1図は本発明の一実施例の断面図である。
N−ドレイン領域1の表面には選択的にP+ベース領域
2を形成する。このP+ベース領域2にN+ソース領域
3を選択的に形成する。チャネル領域21上にゲート絶
縁膜4を介してゲート電極5を形成する。ゲート電極5
を層間絶縁膜6で覆って絶縁し、ソース電極7を設ける
。裏面にはドレイン電極10とオーミック接触しN−ド
レイン領域1に少数キャリアを注入するP+ドレイン領
域8とドレイン電極10とショットキー接触するN領域
9を形成する。
2を形成する。このP+ベース領域2にN+ソース領域
3を選択的に形成する。チャネル領域21上にゲート絶
縁膜4を介してゲート電極5を形成する。ゲート電極5
を層間絶縁膜6で覆って絶縁し、ソース電極7を設ける
。裏面にはドレイン電極10とオーミック接触しN−ド
レイン領域1に少数キャリアを注入するP+ドレイン領
域8とドレイン電極10とショットキー接触するN領域
9を形成する。
このように、P+ドレイン領域8とN領域9を選択的に
形成すると、N−ドレイン領域1に注入される少数キャ
リアの注入効率はP+ドレイン領域8とN領域9の面積
比により決まり、N領域9の面積比が大きいほど少数キ
ャリアの注入効率は低下゛する。また、N−ドレイン領
域1がドレイン電極10とショットキー接触する場合は
、N領域9は形成する必要がない。
形成すると、N−ドレイン領域1に注入される少数キャ
リアの注入効率はP+ドレイン領域8とN領域9の面積
比により決まり、N領域9の面積比が大きいほど少数キ
ャリアの注入効率は低下゛する。また、N−ドレイン領
域1がドレイン電極10とショットキー接触する場合は
、N領域9は形成する必要がない。
上記実施例はPチャネルの場合で説明したが、すべての
極性を逆にしても同様の効果を有するトランジスタが得
られることはもちろんである。
極性を逆にしても同様の効果を有するトランジスタが得
られることはもちろんである。
以上説明したように、本発明は、ドレイン領域にドレイ
ン電極とショットキー接触するN領域を形成することに
よりターンオフ時間を短かくするための少数キャリアの
注入効率低下をN領域の面積比率で制御できるという効
果を有する。
ン電極とショットキー接触するN領域を形成することに
よりターンオフ時間を短かくするための少数キャリアの
注入効率低下をN領域の面積比率で制御できるという効
果を有する。
また、N領域はチップ裏面の任意の場所に形成できるた
め電流集中を起こしやすいチップ中央部に形成するなど
して熱暴走を抑えるという効果も有する。
め電流集中を起こしやすいチップ中央部に形成するなど
して熱暴走を抑えるという効果も有する。
第1図は本発明の一実施例の断面図、第2図は従来の縦
型絶縁ゲート電導度変調型トランジスタの一例の断面図
である。 1・・・N−ドレイン領域、2・・・P+ベース領域、
3・・・N+ソース領域、4・・・ゲート絶縁膜、5・
・・ゲート電極、6・・・層間絶縁膜、7・・・ソース
電極、8・・・P+ドレイン領域、9・・・N領域、1
o・・・ドレイン領域、11・・・N+ドレイン領域、
21・・・チャネル領域。 代理人 弁理士 内 原 晋
型絶縁ゲート電導度変調型トランジスタの一例の断面図
である。 1・・・N−ドレイン領域、2・・・P+ベース領域、
3・・・N+ソース領域、4・・・ゲート絶縁膜、5・
・・ゲート電極、6・・・層間絶縁膜、7・・・ソース
電極、8・・・P+ドレイン領域、9・・・N領域、1
o・・・ドレイン領域、11・・・N+ドレイン領域、
21・・・チャネル領域。 代理人 弁理士 内 原 晋
Claims (1)
- ドレイン領域となる一導電型半導体基板の表面に選択的
に形成された逆導電型ベース領域と、該ベース領域内に
形成された一導電型ソース領域と、前記ベース領域とソ
ース領域とで形成されるチャネル領域上にゲート絶縁膜
を介して設けられたゲート電極と、前記半導体基板裏面
に形成されたドレイン電極とを有する縦型絶縁ゲート電
導度変調型トランジスタにおいて、前記半導体基板裏面
に前記ドレイン電極とオーミック接触する逆導電型領域
と前記ドレイン電極とショットキー接触する一導電型領
域とを設けたことを特徴とする縦型絶縁ゲート電導度変
調型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102412A JPH02281660A (ja) | 1989-04-21 | 1989-04-21 | 縦型絶縁ゲート電導度変調型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1102412A JPH02281660A (ja) | 1989-04-21 | 1989-04-21 | 縦型絶縁ゲート電導度変調型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02281660A true JPH02281660A (ja) | 1990-11-19 |
Family
ID=14326729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1102412A Pending JPH02281660A (ja) | 1989-04-21 | 1989-04-21 | 縦型絶縁ゲート電導度変調型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02281660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03155677A (ja) * | 1989-08-19 | 1991-07-03 | Fuji Electric Co Ltd | 伝導度変調型mosfet |
| JPH04180680A (ja) * | 1990-02-15 | 1992-06-26 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
-
1989
- 1989-04-21 JP JP1102412A patent/JPH02281660A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03155677A (ja) * | 1989-08-19 | 1991-07-03 | Fuji Electric Co Ltd | 伝導度変調型mosfet |
| JPH04180680A (ja) * | 1990-02-15 | 1992-06-26 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタおよびその製造方法 |
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