JPH03156551A - Ｄｍａコントローラ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＤＭＡコントローラ装置に関するものであり、
特に、ＤＭＡ転送を要求する磁気ディスク装置、磁気テ
ープ装置などのコンピュータ周辺記憶装置、または表示
装置などの入出力機器がコンピュータに複数台接続され
ている場合、この入出力機器に転送待ち状態が発生する
回数または待ち状態時間を減らし、効率良＜ＤＭＡ転送
を行うためのＤＭＡコントローラ装置に関する。

（従来の技術） コンピュータのメモリおよび前記入出力機器間において
データ転送を高速で行う必要がある場合には、ＣＰＵを
介さないでＤＭＡ転送によりデータを転送することが多
い。

第３図は、従来のＤＭＡ転送のための制御装置、つまり
ＤＭＡコントローラを有するコンピュータの構成を示す
ブロック図である。

同図において、ＤＭＡコントローラ１５は、ＤＭＡ転送
を要求する複数の入出力機器２０゜２１．２２．２３と
メモリ９との間でデータをＤＭＡ転送するための制御装
置である。

前記入出力機器２０〜２２は、入出力制御部２０ａ、２
１ａ、２２ａを介してＤＭＡ：ｌシトローラ１５のＤＭ
Ａチャネル（以下、単にチャネルという）１に接続され
、入出力装置２３は入出力制御部２３ａを介してチャネ
ル２に接続されている。この従来技術の例では、チャネ
ル３．４は空き状態となっている。

前記チャネル１〜４は、これらのうち複数のチャネルを
同時に活性化することが可能である。

前記ＤＭＡコントローラ１５は、ＣＰＵ５を接続するた
めのインターフェース６、メモリ９を制御するためのメ
モリ制御部７、チャネル１〜４の優先度制御をしたりＤ
ＭＡ要求の管理を行ったりするためのＤＭＡ制御部８を
有している。

上記の構成による従来の装置では、ＤＭＡ転送の必要が
生じた場合、ＣＰＵ５からＤＭＡコントローラ１５に入
出力命令信号Ｓ１が出力され、この信号Ｓ１に従ってチ
ャネル１〜４のうち必要′なチャネルが選択される。

また、信号Ｓ２に応答して、入出力制御部２゜ａ〜２３
ａのうち、ＤＭＡ転送を必要とする入出力機Ｓ２０〜２
３と接続されている入出力制御部が入出カイネーブルの
状態に設定される。

そして、入出力制御部２０ａ〜２３ａがら入出力機器２
０〜２３に入出力命令が転送され、これに応答して入出
力機器２０〜２３がらＤＭＡ要求信号が出力される。こ
のＤＭＡ要求信号はチャネル１または２を介してＤＭＡ
制御部８に人力される。ＤＭＡ要求信号は、さらにＤＭ
Ａ制御部８がらインターフェース６を介してＣＰＵ５に
上げられる。ＤＭＡ要求信号ＤＲＥＱを受けたＣＰＵ５
は、ＤＭＡコントローラ１５にアクノリッジ信号ＤＡＣ
Ｋを返す。

このアクノリッジ信号ＤＡＣＫは、ＤＭＡ制御部８から
チャネル１または２を介して入出力制御部２０ａ〜２３
ａならびに入出力機器２０〜２３に転送される。アクノ
リッジ信号ＤＡＣＫを受取った入出力機器２０〜２３は
メモリ９との間でブタの転送を開始する。

データの読出しおよび書込みのためのメモリ９上のアド
レスの指定と、転送データ量とはメモリ制御部７に設定
されていて、この設定データに従ってメモリ９および入
出力機器２０〜２３間でデータの転送が行われる。

予定のデータ転送が終了すると、ＣＰＵ５に対するＤＭ
Ａ要求信号ＤＲＥＱはクリアされ、前記アクノリッジ信
号ＤＡＣＫもクリアされる。

（発明が解決しようとする課題） 上記した従来の技術は、次のような問題点を有していた
。

例えば、チャネル１を使用して、このチャネルｌに接続
されている入出力機器２２およびメモリ９間でデータ転
送が行われている時、このチャネル１に接続されている
他の入出力機器２０または２１のＤＭＡ要求があると、
前記入出力機器２２とメモリ９との間でデータの転送が
終了するまで入出力機器２０または２１のＤＭＡ転送は
待ち状態となる。

すなわち入出力機器２０〜２３は、予定のチャネルにハ
ードウェア的に接続されているので、他のチャネル２〜
４が空いていても入出力機器２０゜２１はこのチャネル
２〜４を用いてメモリ９との間でデータ転送をすること
ができず待ち状態となる。

このように、従来の装置では各入出力機器が１つのチャ
ネルに対してハードウェア的に接続されていて融通がき
かないため、複数のチャネルを有しているにもかかわら
ず、これらのチャネルの使用効率が低いという問題点が
あった。

本発明の目的は、上記の問題点を解決し、複数のチャネ
ルを効率的に利用してコンピュータの演算速度を上げる
ことのできるＤＭＡコントローラ装置を提供することに
ある。

（課泡を解決するための手段および作用）前記の問題点
を解決し、目的を達成するための本発明は、ＣＰＵから
出力されるコントロール信号に従い、ＤＭＡ転送を要求
する入出力機器を空いているチャネルに割当てるチャネ
ル再配置手段を具備した点に特徴がある。

上記構成を有する本発明では、入出力機器とチャネルと
がハードウェア的に接続されているのではなく、ｃｐｔ
ｔから送出されるコントロール信号に従い、空いている
チャネルに入出力機器を接続することができる。したが
って、チャネルが空いているにもかかわらず入出力機器
がデータの人出力を待機するということはない。

（実施例） 以下に図面を参照して、本発明の詳細な説明する。第１
図は本発明の一実施例を示すブロック図である。同図に
おいて、第３図と同符号は同一または同等部分を示す。

同図において、入出力機器２０〜２３はチャネル再配置
回路（チャネルリロケータブル回路）１０を介してチャ
ネル１〜４に接続されている。

チャネル再配置回路１０は、ＣＰＵ５から出力されるコ
ントロール信号に従い、入出力機器２０〜２３をチャネ
ル１〜４のうちの空いているチャネルに割当てられるよ
うに構成されている。

前記チャネル再配置回路１０の具体的な回路例を第２図
に示す。同図はチャネル１に割当てられる入出力機器を
決定する回路を示しており、チャネル２〜４に割当てら
れる入出力機器を決定する回路も、この回路と同様に構
成される。

同図において、コントロールレジスタ１１はラッチ回路
で構成されており、ＣＰＵ５から出力されるコントロー
ル信号ｄＯ−６４が、アドレスデコーダ１３から供給さ
れるラッチ信号に従ってラッチされる。

ラッチされた前記信号ｄＯ〜ｄ４はデコーダ１６に入力
され、このデコーダ１６の出力はゲート２０ｂ〜２３ｂ
に供給される。デコーダ１６の出力に従ってゲート２０
ｂ〜２３ｂのいずれかが開かれ、入出力機器２０〜２３
のいずれかがチャネル１に割当てられる。そして、割当
てられた入出力機器とチャネル１との間でＤＭＡ要求信
号ＤＲＥＱおよびアクノリッジ信号ＤＡＣＫが交換され
る。

信号ｄ４が“Ｌ“の場合には、すべてのゲート２０ｂ〜
２３ｂが閉じられてチャネル１は外部の入出力機器とは
切離される。

アドレスデコーダ１３にはチャネルを指定するアドレス
が供給され、このアドレスに従って各チャネル割当て用
のコントロールレジスタ（チャネル２〜４用のコントロ
ールレジスタは図示しない）にラッチ信号が供給される
。ラッチ信号はＣＰＵ５からのアクセスが書込みの時に
出力される。

前記コントロールレジスタ１１の状態、つまり、どの入
出力機器がチャネルｌに割当てられているかの状態はス
テータスレジスタ１２を介してＣＰＵ５が認識できる。

したがって、ＣＰＵ５はこのステータスレジスタ１２の
状態に基づいて空きチャネルを検知し、ＤＭＡ転送の必
要が生じた場合には、この空きチャネルを指定するため
のコントロール信号をＤＭＡコントローラ１５に出力す
ればよい。

ステータスレジスタ１２のゲートはアドレスデコーダ１
４から供給されるゲート制御信号によって開閉される。

このアドレスデコーダ１４にも前記アドレスデコーダ１
３と同様に、チャネルを指定するアドレスが供給され、
このアドレスに従って各チャネル用に設けられているス
テータスレジスタ（チャネル２〜４用のステータスレジ
スタは図示しない）にゲート制御信号が供給される。

アドレスデコーダ１４からステータスレジスタ１２に入
力されるゲート制御信号が“Ｌ“の時にコトロールレジ
スタ１１の内容はステータスレジスタ１２に取込まれる
。そしてＣＰＵ５からのアクセスが読出しの時にこのゲ
ート制御信号が“Ｈ”になってステータスレジスタ１２
のゲートが開き、ＣＰＵ５に対してコントロールレジス
タ１１にラッチされているデータが人力される。

以上の説明のように、本実施例によれば、ＣＰＵ５から
チャネル再配置回路１０に供給されるコントロール信号
に従い、入出力機器を任意のチャネルに割当てることが
できる。

なお、本実施例では入出力機器が４台接続されている例
を示した。本発明はこれに限定されず、入出力機器が５
台以上接続される場合には、信号ｄＯ〜ｄ４の値に従っ
て５台以上接続されている各入出力機器を決定するよう
に前記デコーダ１６の構成を変更°すれば本発明を実施
できる。

（発明の効果） 以上の説明から明らかなように、本発明によれば、任意
の空きチャネルにＤＭＡ転送が必要な入出力機器を割当
てることができるので、入出力機器からのデータの読出
し、および入出力機器に対するデータの格納の際の待ち
状態を減らすことができる。その結果、複数のチャネル
を効率的に利用でき、コンピュータの演算速度を向上す
ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図はチ
ャネル再配置回路の回路図、第３図は従来技術を示すブ
ロック図である。

Claims (1)

【特許請求の範囲】
1. （１）メモリと複数の入出力機器間のデータ転送をＣＰ
   Ｕを介さずに行うＤＭＡの制御をするＤＭＡコントロー
   ラ装置において、 前記メモリと複数の入出力機器との間に配置され、かつ
   互いに独立した動作が可能な複数のＤＭＡチャネルと、 ＤＭＡ転送を要求する入出力機器に前記複数のＤＭＡチ
   ャネルのうちの未使用のＤＭＡチャネルを割当てるチャ
   ネル再配置回路とを具備したことを特徴とするＤＭＡコ
   ントローラ装置。