JPS6162965A - デバイス切替装置 - Google Patents
デバイス切替装置Info
- Publication number
- JPS6162965A JPS6162965A JP18459784A JP18459784A JPS6162965A JP S6162965 A JPS6162965 A JP S6162965A JP 18459784 A JP18459784 A JP 18459784A JP 18459784 A JP18459784 A JP 18459784A JP S6162965 A JPS6162965 A JP S6162965A
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- JP
- Japan
- Prior art keywords
- exclusive control
- switching device
- switching
- control information
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電子計算機システム用周辺装置に係り、特に磁
気ディスクサブシステムに好適なデ。
気ディスクサブシステムに好適なデ。
バイス切替装置に関する。
本発明はディスク記憶デバイスの排他制御を行う、デバ
イスクロスコール機能に関するものである。デバイスク
ロスコール機能とは、複数の制御装置より、同一系列（
ストリングとも言う）内の複数のデバイスを同時に制御
可能とするインタフェース切替機能である。第１図の例
では、デバイス１５〜２２よシ構成される系列（ストリ
ング）は２組のインタフェース２７およヒ２Ｂヲ備工、
インタフェース２７１Ｃはデバイス切替装置１３が、イ
ンタフェース２８にはデバイス切替装置１４が接続され
ている。以下の説明ではデバイス切替装置を単に切替装
置と旨う。切替装置は各々、インタフェース２５および
２６を経由して制御装置１１および制御装置１２へ接続
されている。
イスクロスコール機能に関するものである。デバイスク
ロスコール機能とは、複数の制御装置より、同一系列（
ストリングとも言う）内の複数のデバイスを同時に制御
可能とするインタフェース切替機能である。第１図の例
では、デバイス１５〜２２よシ構成される系列（ストリ
ング）は２組のインタフェース２７およヒ２Ｂヲ備工、
インタフェース２７１Ｃはデバイス切替装置１３が、イ
ンタフェース２８にはデバイス切替装置１４が接続され
ている。以下の説明ではデバイス切替装置を単に切替装
置と旨う。切替装置は各々、インタフェース２５および
２６を経由して制御装置１１および制御装置１２へ接続
されている。
−さらに切替装置１３と切替装置１４との間はデバイス
共有情報インタフェースにより接続されている。
共有情報インタフェースにより接続されている。
第１図の例では、たとえば、制御装置１３が切替装置１
３を経由してデバイス１５を制御中に、制御装置Ｂは切
替装置Ｂを経由してデバイス１６を制御可能である。こ
のような機能ラブバイスクロスコール機能と呼んでいる
。
３を経由してデバイス１５を制御中に、制御装置Ｂは切
替装置Ｂを経由してデバイス１６を制御可能である。こ
のような機能ラブバイスクロスコール機能と呼んでいる
。
第１図のデバイス共有情報インタフニーストして、従来
の切替装置は一般的にマイクロプログラムを用いない論
理装置であった為、排他制御用の個別レジスタを３〜４
バイト程度備え、互イ［他の切替装置よシ参照可能なイ
ンタフェースを構成していた。
の切替装置は一般的にマイクロプログラムを用いない論
理装置であった為、排他制御用の個別レジスタを３〜４
バイト程度備え、互イ［他の切替装置よシ参照可能なイ
ンタフェースを構成していた。
第２図の従来例では、各切替装置はアブインレジスタ３
１または３２、ハックチェンジレジスタ３５ｉ ｆｃｕ
３４、ロングコネクシ閣ンレジスタ３５または３６を
各々デバイスの数と同じ８ビット備え、必要に応じて、
相手側のレジスタ内容を参。
１または３２、ハックチェンジレジスタ３５ｉ ｆｃｕ
３４、ロングコネクシ閣ンレジスタ３５または３６を
各々デバイスの数と同じ８ビット備え、必要に応じて、
相手側のレジスタ内容を参。
照したり、セット、リセットを行う。
ここで、アサインレジスタ３１の内容は制御装置１３の
デバイス占有状態を表わす。たとえば、アサインレジス
タ３１のビット０がセットされた状態では、デバイス１
５は制御装置１１より占有され、制御装置１２よりデバ
イス１５へのアクセスは禁止きれる。バックチェンジレ
ジスタ３３ハチバイスの制御装置１１に対する特定な割
込情報を保・持スる。ロングコネクシ箇ンレジスタ３５
は制御装置１１とデバイスとの接続状態を表示する。た
とえば、ロングコネクシ冒ンレジスタ３５のビット０の
セット状態は、制御装置１１がデバイス１５を選択し、
比較的長い時間を要する動作（データ転送等）を実行中
である事を示す。
デバイス占有状態を表わす。たとえば、アサインレジス
タ３１のビット０がセットされた状態では、デバイス１
５は制御装置１１より占有され、制御装置１２よりデバ
イス１５へのアクセスは禁止きれる。バックチェンジレ
ジスタ３３ハチバイスの制御装置１１に対する特定な割
込情報を保・持スる。ロングコネクシ箇ンレジスタ３５
は制御装置１１とデバイスとの接続状態を表示する。た
とえば、ロングコネクシ冒ンレジスタ３５のビット０の
セット状態は、制御装置１１がデバイス１５を選択し、
比較的長い時間を要する動作（データ転送等）を実行中
である事を示す。
以上の説明のように、従来装置では第２図のようなデバ
イス共有情報インタフェースを用いていたが、近年マイ
クロプログラム制御の切替装置が使用されるようになり
、第２図のような排他制御用個別レジスタを備える事の
不具合点が生じてきた。
イス共有情報インタフェースを用いていたが、近年マイ
クロプログラム制御の切替装置が使用されるようになり
、第２図のような排他制御用個別レジスタを備える事の
不具合点が生じてきた。
その１つは、従来論理はレジスタの目的ビット−のみを
セットまたはリセットする論理であったが、マイクロプ
ログラムではレジスタ（８ビツト）の内容を曹き替える
方が容易である。第２点は、排他制御用レジスタを、マ
イクロプロセッサの外部レジスタとして構成する事は、
外部レジスタの選択論理等、ハードウェアの増加を招き
、外部レジスタアドレスの割当てニ太キ。
セットまたはリセットする論理であったが、マイクロプ
ログラムではレジスタ（８ビツト）の内容を曹き替える
方が容易である。第２点は、排他制御用レジスタを、マ
イクロプロセッサの外部レジスタとして構成する事は、
外部レジスタの選択論理等、ハードウェアの増加を招き
、外部レジスタアドレスの割当てニ太キ。
な影響を与える事である。
本発明の目的は排他制御情報をマイクロプログラムにて
容易に交換および演算処理可能で、排他制御以外のデバ
イス制御においては、他系。
容易に交換および演算処理可能で、排他制御以外のデバ
イス制御においては、他系。
の影響を受ける事なく、マイクロプログラムが走行可能
な、ハードウェア量の少いデバイス切替装置を提供する
事にある。
な、ハードウェア量の少いデバイス切替装置を提供する
事にある。
排他制御情報を直接マイクロプログラムで演算処理可能
とするため、排他制御情報を演算および一時記憶用メモ
リ以下ローカルメモリと呼ぶに収容する事とし、排他制
御以外の時はデバイスを共有する相手系の干渉を防止す
るため、通常のローカルメモリと別の排他制御用ローカ
ルメモリを設けた。またローカルメモリのアドレスビッ
ト数が制限されている為、アドレスは両者のローカルメ
モリに共通とし、排他制御と通常制御とで、切替使用す
る事とした。
とするため、排他制御情報を演算および一時記憶用メモ
リ以下ローカルメモリと呼ぶに収容する事とし、排他制
御以外の時はデバイスを共有する相手系の干渉を防止す
るため、通常のローカルメモリと別の排他制御用ローカ
ルメモリを設けた。またローカルメモリのアドレスビッ
ト数が制限されている為、アドレスは両者のローカルメ
モリに共通とし、排他制御と通常制御とで、切替使用す
る事とした。
以下、本発明の一実施例を第３図により説明する。第６
図のＬ Ｓ （Ｌｏｃａｌ Ｅｌｔｏｒａｇｅ ）５１
は。
図のＬ Ｓ （Ｌｏｃａｌ Ｅｌｔｏｒａｇｅ ）５１
は。
通常の演算および一時記憶用メモリ回路、Ｌ”’ Ｘ。
５２はテパイスクロスコールの排他制御情報用メモリ回
路である。
路である。
ＬＢ、ＬＢＸ共、出力は９ビツト、アドレス。
は７ビツトで、ＬＳは“Ｏｏ”−６７、Ｌ１２には、゛
“４０“〜“５Ｆ“の値をとる。
“４０“〜“５Ｆ“の値をとる。
ＬＳＸＲＫＡＤＹ ＬＳＸＳＢＬＦ ＬＳＸＯＴＨ
ｌｌｉＲの３信号はＬＳＩおよびマイクロプログラムの
動′作モードを示す。
ｌｌｉＲの３信号はＬＳＩおよびマイクロプログラムの
動′作モードを示す。
ＬＢＸ（Ｄ７ドＶ、；＜＞よび入力データ（ｄ Ｔ、Ｂ
ＸＢＷＬＩＰとＬＳＸＯＴＨ１ｌｔＲ信号により、自系
と相手系とを。
ＸＢＷＬＩＰとＬＳＸＯＴＨ１ｌｔＲ信号により、自系
と相手系とを。
切り換える。そして相手系のＬＳＸＳＥＬＦとＬ日Ｘ０
ＴＨ］ｉｌＲがオフならば、相手系のマイクロプログラ
ム実行中に、相手系のＩ＋ＳＸ 、すなわち排他例・御
情報を参照したり、書き替える事ができる。
ＴＨ］ｉｌＲがオフならば、相手系のマイクロプログラ
ム実行中に、相手系のＩ＋ＳＸ 、すなわち排他例・御
情報を参照したり、書き替える事ができる。
第３図をさらに説明する。第３図の上半分は、切替装置
ｔ１５に実装され、下半分は切替装置１４ニ実装される
。Ｌｆ３５ｉは切替装置１３の演算・一時”記憶用メモ
リで、９ビツト×１２８ワードのスタチックＲＡＭであ
る。Ｌ８５１のアドレス線はＬＳＡＤＲ８Ｑ〜ＬＳＡＤ
Ｒ８６の７本である。ＬＳ５１の入力゛データはＡＬＵ
ＢＵＥＩＱ −ＡＬＵＢＵＳ ７ 、ＡＬＵＢＵＳＦノ
９本であり、これは切替装置Ａのマイクロプログラムプ
の基本パスラインである。Ｌ８５１の書込゛指示線はＬ
８ＷＲ工Ｔｌ信号である。
ｔ１５に実装され、下半分は切替装置１４ニ実装される
。Ｌｆ３５ｉは切替装置１３の演算・一時”記憶用メモ
リで、９ビツト×１２８ワードのスタチックＲＡＭであ
る。Ｌ８５１のアドレス線はＬＳＡＤＲ８Ｑ〜ＬＳＡＤ
Ｒ８６の７本である。ＬＳ５１の入力゛データはＡＬＵ
ＢＵＥＩＱ −ＡＬＵＢＵＳ ７ 、ＡＬＵＢＵＳＦノ
９本であり、これは切替装置Ａのマイクロプログラムプ
の基本パスラインである。Ｌ８５１の書込゛指示線はＬ
８ＷＲ工Ｔｌ信号である。
ＬＳＸ５２は切替装置１６および切替装置１４の双。
方からアクセス可能なデバイスクロスコール専□用の排
他制御情報メモリである。ＬＥＩＸ５２のアドレス線は
セレクタ５５ＶＣより、切替装置１６の ・Ｌ８ＡＤＲ
８Ｑ〜６と切替装置１４のＬ８ＡＤＲ８Ｑ〜６と・を切
替える。ＬＳＸ５２０入カデータはセレクタ ・５４に
よシ、切替装置１３のＡＬＵＢＵＳと切替装置１４のＡ
ＬＵＢＵＳとを切シ替える。ＬＢ”ｉｌＲ工Ｔｌ信号も
。
他制御情報メモリである。ＬＥＩＸ５２のアドレス線は
セレクタ５５ＶＣより、切替装置１６の ・Ｌ８ＡＤＲ
８Ｑ〜６と切替装置１４のＬ８ＡＤＲ８Ｑ〜６と・を切
替える。ＬＳＸ５２０入カデータはセレクタ ・５４に
よシ、切替装置１３のＡＬＵＢＵＳと切替装置１４のＡ
ＬＵＢＵＳとを切シ替える。ＬＢ”ｉｌＲ工Ｔｌ信号も
。
同様にセレクタ５５により切替えられる。
セレクタ５６は、切替装置１３で使用するＬＳＤＡＴＡ
Ｑ〜７・Ｐ、を選択する為にあり、通常はＬＳ５１の出
力を選択している。切替装置１３が自系の排他制御情報
を参照したり、変更する時にはセレクタ５６はＬＳＸ５
２の出力を選択する。他系の排他制御情報を参照する時
には、セレクタ５６は切替装［Ｂの１，８Ｘ６１の出力
を選択する。
Ｑ〜７・Ｐ、を選択する為にあり、通常はＬＳ５１の出
力を選択している。切替装置１３が自系の排他制御情報
を参照したり、変更する時にはセレクタ５６はＬＳＸ５
２の出力を選択する。他系の排他制御情報を参照する時
には、セレクタ５６は切替装［Ｂの１，８Ｘ６１の出力
を選択する。
ＬＳＸＲ］１ｆＡＤＹ信号は、切替装置の電源投入後、
切替装置内の自己診断プログラム走行後、マイクロ１０
グラムにてセットされ、ＬＡＫの初期設定完了を表示す
る。Ｌ８Ｘ８１ｉｉＬＦは切替装置が自系のＬＳＩを参
照または変更する場合にマイクロプログラムでセットす
る。ＬＳＸＯＴＨＦｆＲは切替装置が他系のＬＡＸを参
照または変更する場合にセットする。また、他系より出
力される上記の６信号は、マイクロプログラムで参照可
能な論理回路としている。
切替装置内の自己診断プログラム走行後、マイクロ１０
グラムにてセットされ、ＬＡＫの初期設定完了を表示す
る。Ｌ８Ｘ８１ｉｉＬＦは切替装置が自系のＬＳＩを参
照または変更する場合にマイクロプログラムでセットす
る。ＬＳＸＯＴＨＦｆＲは切替装置が他系のＬＡＸを参
照または変更する場合にセットする。また、他系より出
力される上記の６信号は、マイクロプログラムで参照可
能な論理回路としている。
第３図のセレクタの入力切換には上記３伯号が用いられ
る。
る。
第２図のアブインレジスタ、バックチェンジレジスタ、
ロングコネクションレジスタの機能は、第３図の場合Ｖ
ｒ、ＬＳＡＤＲ８として次のように割り当てている。
ロングコネクションレジスタの機能は、第３図の場合Ｖ
ｒ、ＬＳＡＤＲ８として次のように割り当てている。
アドレス“４６＆′ アサインレジスタＡ“４８＆′
パックチェンジレジスタ人“４Ｂ″ ロングコネクショ
ンレジスタ。
パックチェンジレジスタ人“４Ｂ″ ロングコネクショ
ンレジスタ。
ム
“５６″ アサインレジスタＢ
“５８″ハツクチエンジレジスタＢ ゛“５Ｂ“ ロン
グコネクションレジスタ。
グコネクションレジスタ。
本発明によれば、排他制御情報が多くても、少い累子数
で、デバイスクロスコール機能を実現できる。実施例の
場合には約９０個の集積回路゛による論理機能を、約３
０個の集積回路で実現し・た。
で、デバイスクロスコール機能を実現できる。実施例の
場合には約９０個の集積回路゛による論理機能を、約３
０個の集積回路で実現し・た。
また、排他制御情報をマイクロプロセッサのＩ−・一部
である演算・一時記憶用メモリに記憶させ。
である演算・一時記憶用メモリに記憶させ。
るので、マイクロプログラムによる処理が容易。
である。
実施例で示したような適切な動作モード表示。
？付加すれば、相手系の干渉をほぼ解消できる。１゜更
に、排他制御情報等の追加に対しても、通常はハードウ
ェアの追加をしないで実現可能となる。
に、排他制御情報等の追加に対しても、通常はハードウ
ェアの追加をしないで実現可能となる。
第１図はデバイスクロスコール機能を有する電子計算機
周辺サブンステムの１例を示す構成図、第２図は従来の
デ・くイス制御切換装置の排他制御回路の概略図、第３
図は本発明の一実施例を示すブロック図である。 ＬＳ ・・・演算・１時記憶用メモリＪ（ＲＡＭ）、
ＬＢＸ ・・・テハイスクロスコール用追加メモリ、
ＬｓＡｎＲｓｏ−ｓ 、、、ＬＳのアドレス線、ｆｆ１
ＬｕＢｕｓｏ〜７． Ｐ・・・マイクロプロセッサのノ
（ス線でＬＢの入力データ、 ＬＳＷＲ工ＴＥｔ 、、・ＬＳへデータ書込を指示する
線。
周辺サブンステムの１例を示す構成図、第２図は従来の
デ・くイス制御切換装置の排他制御回路の概略図、第３
図は本発明の一実施例を示すブロック図である。 ＬＳ ・・・演算・１時記憶用メモリＪ（ＲＡＭ）、
ＬＢＸ ・・・テハイスクロスコール用追加メモリ、
ＬｓＡｎＲｓｏ−ｓ 、、、ＬＳのアドレス線、ｆｆ１
ＬｕＢｕｓｏ〜７． Ｐ・・・マイクロプロセッサのノ
（ス線でＬＢの入力データ、 ＬＳＷＲ工ＴＥｔ 、、・ＬＳへデータ書込を指示する
線。
Claims (1)
- 上位インタフェース回路と下位インタフェース回路と、
マイクロプログラムプロセッサと、第１の演算および一
時記憶用メモリ回路とを備えたデバイス切替装置におい
て、下位インタフェースに接続される記憶装置等のデバ
イスを共用する他のデバイス切替装置との間において、
制御情報を交換するための第２の演算および一時記憶用
メモリ回路を備え、第２のメモリ回路のアドレス情報線
、書込データ線等を他のデバイス切替装置と切替接続す
る事を特徴とするデバイス切替装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18459784A JPS6162965A (ja) | 1984-09-05 | 1984-09-05 | デバイス切替装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18459784A JPS6162965A (ja) | 1984-09-05 | 1984-09-05 | デバイス切替装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6162965A true JPS6162965A (ja) | 1986-03-31 |
Family
ID=16155991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18459784A Pending JPS6162965A (ja) | 1984-09-05 | 1984-09-05 | デバイス切替装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6162965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326751A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 入出力制御装置 |
-
1984
- 1984-09-05 JP JP18459784A patent/JPS6162965A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6326751A (ja) * | 1986-07-18 | 1988-02-04 | Fujitsu Ltd | 入出力制御装置 |
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