JPH0834420B2 - パワ−オン・リセツト回路 - Google Patents
パワ−オン・リセツト回路Info
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- JPH0834420B2 JPH0834420B2 JP61076641A JP7664186A JPH0834420B2 JP H0834420 B2 JPH0834420 B2 JP H0834420B2 JP 61076641 A JP61076641 A JP 61076641A JP 7664186 A JP7664186 A JP 7664186A JP H0834420 B2 JPH0834420 B2 JP H0834420B2
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- 239000003990 capacitor Substances 0.000 claims description 27
- 230000007257 malfunction Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル回路の電源投入，切断時における
誤動作を防止するためのパワーオン・リセット回路に関
する。
誤動作を防止するためのパワーオン・リセット回路に関
する。
従来のパワーオン・リセット回路の一例を第５図に示
す。すなわち、従来は、電源VCCに抵抗R11とコンデンサ
C11の直列回路を接続し、抵抗R11にはダイオードD21を
並列接続した回路構成であり、コンデンサC11の充電電
圧を端子１から出力してパワーオン・リセット信号V0と
して対象となる集積回路素子２へ供給する。集積回路素
子２は、電源VCCの投入により動作用の電源が供給され
るが、リセット解除電圧VB以上のパワーオン・リセット
信号が与えられるまではリセットされた状態を保ち、リ
セット解除電圧VB以上のパワーオン・リセット信号によ
ってリセットが解除されて正常の動作を行う。抵抗R11
は集積回路素子２内に内蔵されていることもある。
す。すなわち、従来は、電源VCCに抵抗R11とコンデンサ
C11の直列回路を接続し、抵抗R11にはダイオードD21を
並列接続した回路構成であり、コンデンサC11の充電電
圧を端子１から出力してパワーオン・リセット信号V0と
して対象となる集積回路素子２へ供給する。集積回路素
子２は、電源VCCの投入により動作用の電源が供給され
るが、リセット解除電圧VB以上のパワーオン・リセット
信号が与えられるまではリセットされた状態を保ち、リ
セット解除電圧VB以上のパワーオン・リセット信号によ
ってリセットが解除されて正常の動作を行う。抵抗R11
は集積回路素子２内に内蔵されていることもある。
上述の従来回路は、電源VCCが投入後抵抗R11を介して
コンデンサC11が充電され、コンデンサC11の充電電圧が
所定レベルVBに達すると、集積回路素子２のリセットが
解除される。従って、第６図（ａ）に示すように、電源
投入時の電圧上昇がステップ状であるときは、第６図
（ｂ）に示すように電源投入後、抵抗R11とコンデンサC
11の大きさによって定まる一定時間ｔ後にパワーオン・
リセット信号V0が所定レベルのリセット解除電圧VBを超
えてリセット解除することができる。
コンデンサC11が充電され、コンデンサC11の充電電圧が
所定レベルVBに達すると、集積回路素子２のリセットが
解除される。従って、第６図（ａ）に示すように、電源
投入時の電圧上昇がステップ状であるときは、第６図
（ｂ）に示すように電源投入後、抵抗R11とコンデンサC
11の大きさによって定まる一定時間ｔ後にパワーオン・
リセット信号V0が所定レベルのリセット解除電圧VBを超
えてリセット解除することができる。
一方、集積回路素子２には、電源投入直後から所定の
許容動作電圧VA以上の電圧が供給されている。従って、
集積回路素子２は許容動作電圧VAが印加されてから一定
時間ｔ後にリセット解除されることになる。また電源切
断のときは、コンデンサC11の電荷はダイオードD21を通
して直ちに放電されるので、集積回路素子２は直ちにリ
セットされて誤動作はしない。
許容動作電圧VA以上の電圧が供給されている。従って、
集積回路素子２は許容動作電圧VAが印加されてから一定
時間ｔ後にリセット解除されることになる。また電源切
断のときは、コンデンサC11の電荷はダイオードD21を通
して直ちに放電されるので、集積回路素子２は直ちにリ
セットされて誤動作はしない。
しかし、このような従来のパワーオン・リセット回路
にあっては、電源VCCの電圧上昇および下降が第７図
（ａ）に示すように傾斜を持っている場合は、パワーオ
ン・リセット信号V0は、第７図（ｂ）に示すように電源
VCCの電圧が許容動作電圧VAに達する以前にリセット解
除電圧VBに達することがある。この場合は、第７図
（ｂ）に示した期間ｘの間、集積回路素子２は許容動作
電圧VA以下の電源電圧が供給された状態でリセット解除
されるため誤動作するおそれがある。電源切断の場合に
ついても同様である。すなわち、第７図（ｂ）に示すよ
うに、電源VCCの電圧が許容動作電圧VAより下がっても
直ちにリセットされず、期間ｘ経過後にリセットされる
ため誤動作するおそれがある。
にあっては、電源VCCの電圧上昇および下降が第７図
（ａ）に示すように傾斜を持っている場合は、パワーオ
ン・リセット信号V0は、第７図（ｂ）に示すように電源
VCCの電圧が許容動作電圧VAに達する以前にリセット解
除電圧VBに達することがある。この場合は、第７図
（ｂ）に示した期間ｘの間、集積回路素子２は許容動作
電圧VA以下の電源電圧が供給された状態でリセット解除
されるため誤動作するおそれがある。電源切断の場合に
ついても同様である。すなわち、第７図（ｂ）に示すよ
うに、電源VCCの電圧が許容動作電圧VAより下がっても
直ちにリセットされず、期間ｘ経過後にリセットされる
ため誤動作するおそれがある。
このように、第５図に示した従来のパワーオン・リセ
ット回路は、電源投入，切断時に誤動作してその目的を
果たすことができない場合がある。
ット回路は、電源投入，切断時に誤動作してその目的を
果たすことができない場合がある。
本発明の目的は、上述の従来の欠点を解決し、電源電
圧が集積回路の許容動作電圧に達した時点から一定時間
後にリセットを解除することができ、電源電圧が許容動
作電圧より下がった時は、直ちにリセットすることがで
きるパワーオン・リセット回路を提供することにある。
圧が集積回路の許容動作電圧に達した時点から一定時間
後にリセットを解除することができ、電源電圧が許容動
作電圧より下がった時は、直ちにリセットすることがで
きるパワーオン・リセット回路を提供することにある。
〔問題点を解決するための手段〕 上記目的を達成するために、本発明は、NPNトランジ
スタのコレクタを第２の抵抗を介して第１のダイオード
のカソード及び第２の定電圧ダイオードのアノードに接
続し、第１のダイオードのアノードをコンデンサの一端
及び第２のダイオードのカソードに接続し、コンデンサ
の他端を直流電圧源の正の端子に接続し、第２のダイオ
ードのアノードを接地し、NPNトランジスタのベースを
第１の抵抗を介して第１の定電圧ダイオードのアノード
に接続し、第１の定電圧ダイオードのカソードを直流電
圧源の正の端子に接続し、NPNトランジスタのエミッタ
を接地し、PNPトランジスタのエミッタを直流電圧源の
正の端子に接続し、PNPトランジスタのベースを第２の
定電圧ダイオードのカソードに接続し、PNPトランジス
タのコレクタを出力抵抗の一端及び出力端子に接続し、
出力抵抗の他端を接地したものである。
スタのコレクタを第２の抵抗を介して第１のダイオード
のカソード及び第２の定電圧ダイオードのアノードに接
続し、第１のダイオードのアノードをコンデンサの一端
及び第２のダイオードのカソードに接続し、コンデンサ
の他端を直流電圧源の正の端子に接続し、第２のダイオ
ードのアノードを接地し、NPNトランジスタのベースを
第１の抵抗を介して第１の定電圧ダイオードのアノード
に接続し、第１の定電圧ダイオードのカソードを直流電
圧源の正の端子に接続し、NPNトランジスタのエミッタ
を接地し、PNPトランジスタのエミッタを直流電圧源の
正の端子に接続し、PNPトランジスタのベースを第２の
定電圧ダイオードのカソードに接続し、PNPトランジス
タのコレクタを出力抵抗の一端及び出力端子に接続し、
出力抵抗の他端を接地したものである。
次に、本発明について図面を参照して詳細に説明す
る。
る。
第１図は、本発明の一実施例を示す回路図である。
第１図に示すように、このパワーオン・リセット回路
は、第１の定電圧ダイオードZD1と第１の抵抗R1とNPNト
ランジスタQ1とから成る回路と、コンデンサC1と第１の
ダイオードD1と第２の抵抗R2とから成る回路と、PNPト
ランジスタQ2と出力抵抗R3とから成る回路と、第２の定
電圧ダイオードZD2と、第２のダイオードD2とを用いて
構成されている。
は、第１の定電圧ダイオードZD1と第１の抵抗R1とNPNト
ランジスタQ1とから成る回路と、コンデンサC1と第１の
ダイオードD1と第２の抵抗R2とから成る回路と、PNPト
ランジスタQ2と出力抵抗R3とから成る回路と、第２の定
電圧ダイオードZD2と、第２のダイオードD2とを用いて
構成されている。
すなわち、電源VCCとアースとの間に、コンデンサC1
と第１のダイオードD1と第２の抵抗R2とNPNトランジス
タQ1のコレクタ・エミッタの直列接続回路を接続する。
トランジスタQ1のベースは、第１の抵抗R1および第１の
定電圧ダイオードZD1を通して電源VCCに接続されてい
る。第１の定電圧ダイオードZD1のツェナー電圧VZ1とト
ランジスタQ1のベース・エミッタ間電圧VBE1との和は許
容動作電圧VAに等しくなるように設定される。従って、
トランジスタQ1は電源VCCの電圧が一定の許容動作電圧V
A以上になったとき、ON状態となる。
と第１のダイオードD1と第２の抵抗R2とNPNトランジス
タQ1のコレクタ・エミッタの直列接続回路を接続する。
トランジスタQ1のベースは、第１の抵抗R1および第１の
定電圧ダイオードZD1を通して電源VCCに接続されてい
る。第１の定電圧ダイオードZD1のツェナー電圧VZ1とト
ランジスタQ1のベース・エミッタ間電圧VBE1との和は許
容動作電圧VAに等しくなるように設定される。従って、
トランジスタQ1は電源VCCの電圧が一定の許容動作電圧V
A以上になったとき、ON状態となる。
本実施例では、トランジスタQ1，抵抗R1，定電圧ダイ
オードZD1で第１のスイッチング回路を構成する。コン
デンサC1，第１のダイオードD1，第２の抵抗R2は、充電
回路を構成する。また、電源VCCには、PNPトランジスタ
Q2のエミッタを接続し、トランジスタQ2のベースは、第
２の定電圧ダイオードZD2を介してダイオードD1と抵抗R
2との接続点に接続する。そして、トランジスタQ2は、
コレクタを出力抵抗R3を介してアースに接続する。ま
た、コンデンサC1の放電回路として、第２のダイオード
D2のカソードをコンデンサC1に接続し、アノードは接地
する。トランジスタQ2は、第２のスイッチング回路であ
る。第２のスイッチング回路、すなわちトランジスタQ2
は、コンデンサC1の充電電圧VCが、第２の定電圧ダイオ
ードZD2のツェナー電圧VZZとトランジスタQ2のベース・
エミッタ間電圧VBE2との和から第１のダイオードD1の順
方向電圧VD1を引いた値になるまではOFF状態であり、上
記電圧以上でON状態となる。ダイオードD1は、電源切断
時コンデンサC1の電荷がトランジスタQ2のベース電流と
なって流れるのを阻止する極性である。また、第２のス
イッチング回路と出力抵抗R3が直列接続されていて、こ
の出力抵抗R3の一端から出力端子１を通してパワーオン
・リセット信号V0を出力するから、パワーオン・リセッ
ト信号は、第２のスイッチング回路がON状態の時にハイ
・レベルである。
オードZD1で第１のスイッチング回路を構成する。コン
デンサC1，第１のダイオードD1，第２の抵抗R2は、充電
回路を構成する。また、電源VCCには、PNPトランジスタ
Q2のエミッタを接続し、トランジスタQ2のベースは、第
２の定電圧ダイオードZD2を介してダイオードD1と抵抗R
2との接続点に接続する。そして、トランジスタQ2は、
コレクタを出力抵抗R3を介してアースに接続する。ま
た、コンデンサC1の放電回路として、第２のダイオード
D2のカソードをコンデンサC1に接続し、アノードは接地
する。トランジスタQ2は、第２のスイッチング回路であ
る。第２のスイッチング回路、すなわちトランジスタQ2
は、コンデンサC1の充電電圧VCが、第２の定電圧ダイオ
ードZD2のツェナー電圧VZZとトランジスタQ2のベース・
エミッタ間電圧VBE2との和から第１のダイオードD1の順
方向電圧VD1を引いた値になるまではOFF状態であり、上
記電圧以上でON状態となる。ダイオードD1は、電源切断
時コンデンサC1の電荷がトランジスタQ2のベース電流と
なって流れるのを阻止する極性である。また、第２のス
イッチング回路と出力抵抗R3が直列接続されていて、こ
の出力抵抗R3の一端から出力端子１を通してパワーオン
・リセット信号V0を出力するから、パワーオン・リセッ
ト信号は、第２のスイッチング回路がON状態の時にハイ
・レベルである。
なお、出力端子１からの出力がパワーオン・リセット
信号V0として図示しない集積回路素子へ供給され、ま
た、電源VCCの投入により集積回路素子に動作用の電源
が供給されるのは、第５図の場合と同様である。
信号V0として図示しない集積回路素子へ供給され、ま
た、電源VCCの投入により集積回路素子に動作用の電源
が供給されるのは、第５図の場合と同様である。
次に、本実施例の動作について、第１図および第２図
を参照して説明する。なお、第２図において、（ａ）は
電源VCCの電圧、（ｂ）はコンデンサC1の充電電圧VC、
（ｃ）はパワーオン・リセット信号V0を示すタイムチャ
ートである。
を参照して説明する。なお、第２図において、（ａ）は
電源VCCの電圧、（ｂ）はコンデンサC1の充電電圧VC、
（ｃ）はパワーオン・リセット信号V0を示すタイムチャ
ートである。
まず、電源投入時について説明する。
電源投入により電源VCCの電圧が第２図（ａ）に示す
ように上昇し、一定の許容動作電圧VAに達すると、第１
の定電圧ダイオードZD1が導通し、トランジスタQ1がON
する。すなわち、第１のスイッチング回路がONする。こ
れにより、コンデンサC1に充電が開始され、コンデンサ
C1の充電電圧VCは、第２図（ｂ）に示すように上昇す
る。この電圧が第２の定電圧ダイオードZD2のツェナー
電圧VZZとトランジスタQ2のベース・エミッタ間電圧V
BE2との和から第１のダイオードD1の順方向電圧VD1を引
いた値である一定値に達すると、トランジスタQ2すなわ
ち第２のスイッチング回路がONし、電源VCCが出力抵抗R
3に印加され、出力端子１から第２図（ｃ）に示すよう
なハイ・レベルのパワーオン・リセット信号V0が出力さ
れる。コンデンサC1の電圧が第２のスイッチング回路を
ONさせるまでの遅れ時間ｔは、電源VCCの上昇速度にも
よるが、ほぼコンデンサC1の容量および抵抗R2の抵抗値
並びに第２の定電圧ダイオードZD2のツェナー電圧VZZ等
によって定まる。そして、この遅れ時間は電源VCCがス
テップ状に印加されたときが最小である。従ってこの最
小の遅れ時間t0を所定値に設定すれば、t0以上の遅延時
間を得ることができる。すなわち、集積回路素子（図示
されない）は、許容動作電圧VA以上の電圧が供給された
後、一定の遅延時間t0の間は確実にリセットされ続ける
から誤動作することがない。
ように上昇し、一定の許容動作電圧VAに達すると、第１
の定電圧ダイオードZD1が導通し、トランジスタQ1がON
する。すなわち、第１のスイッチング回路がONする。こ
れにより、コンデンサC1に充電が開始され、コンデンサ
C1の充電電圧VCは、第２図（ｂ）に示すように上昇す
る。この電圧が第２の定電圧ダイオードZD2のツェナー
電圧VZZとトランジスタQ2のベース・エミッタ間電圧V
BE2との和から第１のダイオードD1の順方向電圧VD1を引
いた値である一定値に達すると、トランジスタQ2すなわ
ち第２のスイッチング回路がONし、電源VCCが出力抵抗R
3に印加され、出力端子１から第２図（ｃ）に示すよう
なハイ・レベルのパワーオン・リセット信号V0が出力さ
れる。コンデンサC1の電圧が第２のスイッチング回路を
ONさせるまでの遅れ時間ｔは、電源VCCの上昇速度にも
よるが、ほぼコンデンサC1の容量および抵抗R2の抵抗値
並びに第２の定電圧ダイオードZD2のツェナー電圧VZZ等
によって定まる。そして、この遅れ時間は電源VCCがス
テップ状に印加されたときが最小である。従ってこの最
小の遅れ時間t0を所定値に設定すれば、t0以上の遅延時
間を得ることができる。すなわち、集積回路素子（図示
されない）は、許容動作電圧VA以上の電圧が供給された
後、一定の遅延時間t0の間は確実にリセットされ続ける
から誤動作することがない。
次に、電源切断時について説明する。
電源切断時においては、電源VCCの電圧が第２図
（ａ）に示すように許容動作電圧VAまで下降すると、ト
ランジスタQ1がOFFし、トランジスタQ2は、そのベース
電流が遮断されるからOFFする。従って、パワーオン・
リセット信号V0は第２図（ｃ）に示すように直ちにロウ
・レベルとなって、集積回路素子（図示されない）をリ
セットさせる。これにより集積回路素子の誤動作は完全
に防止される。一方、コンデンサC1の充電電圧VCは、電
源VCCがVZZ+VBE2-VD1-VD2（VD2は、第２のダイオードD2
の順方向電圧）まで下降するまでは、放電ループがない
ためその充電電圧を維持し、その後コンデンサC1の電荷
がダイオードD2を通して放電し、第２図（ｂ）に示すよ
うに０になる。第２図（ｄ）は、上述の動作中のトラン
ジスタQ1,Q2のON,OFF状態を示す。
（ａ）に示すように許容動作電圧VAまで下降すると、ト
ランジスタQ1がOFFし、トランジスタQ2は、そのベース
電流が遮断されるからOFFする。従って、パワーオン・
リセット信号V0は第２図（ｃ）に示すように直ちにロウ
・レベルとなって、集積回路素子（図示されない）をリ
セットさせる。これにより集積回路素子の誤動作は完全
に防止される。一方、コンデンサC1の充電電圧VCは、電
源VCCがVZZ+VBE2-VD1-VD2（VD2は、第２のダイオードD2
の順方向電圧）まで下降するまでは、放電ループがない
ためその充電電圧を維持し、その後コンデンサC1の電荷
がダイオードD2を通して放電し、第２図（ｂ）に示すよ
うに０になる。第２図（ｄ）は、上述の動作中のトラン
ジスタQ1,Q2のON,OFF状態を示す。
第３図は、上記実施例の変形であり、第１図のトラン
ジスタQ1,Q2のベース・エミッタ間にそれぞれ抵抗R4,R5
を接続した回路である。この場合は、第１の定電圧ダイ
オードZD1，第２の定電圧ダイオードZD2，またはトラン
ジスタQ1のもれ電流によってトランジスタQ1,Q2がONす
ることを防止し、スイッチング動作がより確実になされ
る利点がある。
ジスタQ1,Q2のベース・エミッタ間にそれぞれ抵抗R4,R5
を接続した回路である。この場合は、第１の定電圧ダイ
オードZD1，第２の定電圧ダイオードZD2，またはトラン
ジスタQ1のもれ電流によってトランジスタQ1,Q2がONす
ることを防止し、スイッチング動作がより確実になされ
る利点がある。
第４図は、本発明の第２の実施例を示す回路図であ
る。本実施例では、第３図のトランジスタQ2と抵抗R3に
直列に抵抗R6を挿入している。この場合、リセット解除
後の出力端子１のレベルが、集積回路素子（図示されな
い）をリセット解除電圧レベルを保証するように抵抗R6
を選べば、リセット解除後のトランジスタQ2の消費電力
を小とすることができる。
る。本実施例では、第３図のトランジスタQ2と抵抗R3に
直列に抵抗R6を挿入している。この場合、リセット解除
後の出力端子１のレベルが、集積回路素子（図示されな
い）をリセット解除電圧レベルを保証するように抵抗R6
を選べば、リセット解除後のトランジスタQ2の消費電力
を小とすることができる。
以上のように、本発明においては、電源が許容動作電
圧以上でONする第１のスイッチング回路によってコンデ
ンサと抵抗の直列接続回路の充電をスタートさせ、コン
デンサが一定電圧以上に充電された時第２のスイッチン
グ回路をONさせるようにし、第２のスイッチング回路お
よび出力抵抗の直列接続回路を電源・アース間に接続し
た構成としたことにより、電源投入時には、電源が許容
動作電圧に達した後、一定時間以上のリセット継続が確
実に行われる効果があり、また、電源切断時には、許容
動作電圧まで下降した時、直ちにリセットすることがで
きる。すなわち、電源投入切断時におけるデジタル回路
の誤動作を確実に防止できる効果がある。
圧以上でONする第１のスイッチング回路によってコンデ
ンサと抵抗の直列接続回路の充電をスタートさせ、コン
デンサが一定電圧以上に充電された時第２のスイッチン
グ回路をONさせるようにし、第２のスイッチング回路お
よび出力抵抗の直列接続回路を電源・アース間に接続し
た構成としたことにより、電源投入時には、電源が許容
動作電圧に達した後、一定時間以上のリセット継続が確
実に行われる効果があり、また、電源切断時には、許容
動作電圧まで下降した時、直ちにリセットすることがで
きる。すなわち、電源投入切断時におけるデジタル回路
の誤動作を確実に防止できる効果がある。
第１図は本発明の第１の実施例を示す回路図、 第２図は第１の実施例の各部の波形，動作等を示すタイ
ムチャート、 第３図は第１の実施例の変形例を示す回路図、 第４図は本発明の第２の実施例を示す回路図、 第５図は従来回路を示す回路図、 第６図は電源投入，切断時の電圧上昇，下降がステップ
状の場合の従来回路の動作を説明するためのタイムチャ
ート、 第７図は電圧上昇，下降が傾斜を持っている場合の同じ
くタイムチャートである。 １……出力端子 ２……集積回路素子 Q1……NPNトランジスタ Q2……PNPトランジスタ ZD1,ZD2……定電圧ダイオード D1,D2……ダイオード C1……コンデンサ R1〜R6……抵抗 VCC……電源 VC……コンデンサの充電電圧 V0……パワーオン・リセット信号 VA……許容動作電圧 VB……リセット解除電圧 VZ1,VZ2……定電圧ダイオードのツェナー電圧 VD1,VD2……ダイオードの順方向電圧 VBE1,VBE2……トランジスタのベース・エミッタ間電圧
ムチャート、 第３図は第１の実施例の変形例を示す回路図、 第４図は本発明の第２の実施例を示す回路図、 第５図は従来回路を示す回路図、 第６図は電源投入，切断時の電圧上昇，下降がステップ
状の場合の従来回路の動作を説明するためのタイムチャ
ート、 第７図は電圧上昇，下降が傾斜を持っている場合の同じ
くタイムチャートである。 １……出力端子 ２……集積回路素子 Q1……NPNトランジスタ Q2……PNPトランジスタ ZD1,ZD2……定電圧ダイオード D1,D2……ダイオード C1……コンデンサ R1〜R6……抵抗 VCC……電源 VC……コンデンサの充電電圧 V0……パワーオン・リセット信号 VA……許容動作電圧 VB……リセット解除電圧 VZ1,VZ2……定電圧ダイオードのツェナー電圧 VD1,VD2……ダイオードの順方向電圧 VBE1,VBE2……トランジスタのベース・エミッタ間電圧
Claims (3)
- 【請求項１】NPNトランジスタのコレクタを第２の抵抗
を介して第１のダイオードのカソード及び第２の定電圧
ダイオードのアノードに接続し、第１のダイオードのア
ノードをコンデンサの一端及び第２のダイオードのカソ
ードに接続し、コンデンサの他端を直流電圧源の正の端
子に接続し、第２のダイオードのアノードを接地し、NP
Nトランジスタのベースを第１の抵抗を介して第１の定
電圧ダイオードのアノードに接続し、第１の定電圧ダイ
オードのカソードを直流電圧源の正の端子に接続し、NP
Nトランジスタのエミッタを接地し、PNPトランジスタの
エミッタを直流電圧源の正の端子に接続し、PNPトラン
ジスタのベースを第２の定電圧ダイオードのカソードに
接続し、PNPトランジスタのコレクタを出力抵抗の一端
及び出力端子に接続し、出力抵抗の他端を接地したこと
を特徴とするパワーオン・リセット回路。 - 【請求項２】NPNトランジスタのベースとエミッタとの
間に第３の抵抗を接続し、PNPトランジスタのエミッタ
とベースとの間に第４の抵抗を接続した特許請求の範囲
第１項記載のパワーオン・リセット回路。 - 【請求項３】PNPトランジスタのコレクタと出力端子と
の間に第５の抵抗を接続した特許請求の範囲第２項記載
のパワーオン・リセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61076641A JPH0834420B2 (ja) | 1986-04-04 | 1986-04-04 | パワ−オン・リセツト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61076641A JPH0834420B2 (ja) | 1986-04-04 | 1986-04-04 | パワ−オン・リセツト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62234417A JPS62234417A (ja) | 1987-10-14 |
| JPH0834420B2 true JPH0834420B2 (ja) | 1996-03-29 |
Family
ID=13611007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61076641A Expired - Lifetime JPH0834420B2 (ja) | 1986-04-04 | 1986-04-04 | パワ−オン・リセツト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834420B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2816508B2 (ja) * | 1991-12-16 | 1998-10-27 | 三菱電機株式会社 | 電源投入検出回路 |
| JP5326373B2 (ja) * | 2007-08-07 | 2013-10-30 | 株式会社リコー | 電源装置および画像形成装置 |
| CN112234966A (zh) * | 2020-11-03 | 2021-01-15 | 深圳佑驾创新科技有限公司 | 复位电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58133035A (ja) * | 1982-02-02 | 1983-08-08 | Nec Corp | パワ−オンリセツト回路 |
| JPS5958917A (ja) * | 1982-09-29 | 1984-04-04 | Nec Corp | パワ−オンリセツト回路 |
-
1986
- 1986-04-04 JP JP61076641A patent/JPH0834420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62234417A (ja) | 1987-10-14 |
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