JPH03158076A - 黒レベル補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、テレビジョン受信機の画質を改善する黒レ
ベル補正装置に関するものである。

（従　来　の　技　術〕 近年、テレビジラン受信機の高画質化が進み、デジタル
ジッンテレビ受信機も実用化されている。

さらに、画質を改善するための手段として、様々な黒レ
ベル補正装置が考えられている。

以下、図面を参照しながら、上述した従来の黒レベル補
正装置の一例について説明する。

第９図は従来のアナログ回路の黒レベル補正装置のブロ
ック図である。第９図において、１２はゲインコントロ
ール回路、１３は比較回路、１４は積分回路、１５は黒
レベル検出回路である。

以上のように構成された黒レベル補正装置について、以
下その動作について説明する。

まず、黒レベル検出回路１５において、外付けの可変抵
抗器１６による設定値Ａ′とゲインコントロール回路１
２から出力される出力デジタル輝度信号とを比較するこ
とにより画面上の黒レベルのドツトに対応して黒レベル
信号を検出する。

つぎに、黒レベル検出回路１５で検出された黒レベル信
号を積分回路１４において積分し、画面全体に対する黒
レベル領域の面積の比率を出力する。

つぎに、比較回路１３において、外付は可変抵抗器１７
による設定値Ｂ′と積分回路１４の出力信号とを比較し
、その比較結果に基づいて黒レベルｅ［オン・オフ信号
を発生してゲインコントロール回路１２へ供給する。こ
のようにするのは、画面全体に対する黒レベル領域の面
積の比率が設定値Ｂ′より大きい時に、黒レベル補正を
行うと黒が沈みすぎるので、このときは黒レベル補正を
オフにするためである。

つぎに、ゲインコントロール回路１２において、前記比
較回路１３からの黒レベル補正オン・オフ信号をもとに
、入力デジタル輝度信号のゲインをコントロールしてデ
ジタル輝度信号における黒レベルの補正を行う。

〔発明が解決しようとする課題〕

しかしながら、上記のような構成では、黒レベル領域の
面積の比率を、画面全体で黒レベル信号の積分を行うこ
とにより求めているので、第５図に示すように、一つの
画面ｌｌ上で黒レベル（８号が面積の大きな黒レベル領
域Ｋ（斜線で示す）と面積の小さな黒レベル領域Ｌ（斜
線で示す）との両方が存在する場合において、つぎのよ
うな問題がある。すなわち、大面積の黒レベル領域にで
黒の沈みが起こらないように、黒レベル補正をオフにす
ると、小面積の黒レベル領域りにも補正がかからず、こ
の黒レベル領域りの部分で黒浮きが生じるという課題が
ある。

この発明の目的は、ひとつの画面上で大面積の黒レベル
領域と小面積の黒レベル領域との両方が存在するときに
も、ひとつの画面上の大きな面積を占める黒レベル領域
の黒沈みを抑えることができるとともに同一画面上の小
さな面積しか占めない黒レベル領域の黒浮きを抑えるこ
とができ、画面上の黒レベルの階調性を良好にすること
ができる黒レベル補正装置を従供することである。

〔課題を解決するための手段〕

請求項（１）記載の黒レベル補正装置は、入力デジタル
輝度信号と第１の設定値との比較を行うことにより画面
上の黒レベルのドツトに対応して黒レベル信号を出力す
る第１の比較回路と、この第１の比較回路から出力され
る黒レベル信号を積分して画面上の各ラインの各ドツト
毎にそのドツトを中心とする複数個のドツトからなる微
小面積のなかの黒レベル領域の面積の比率を検出する積
分回路と、この積分回路の出力と第２の設定値との比較
を画面上の各ラインの各ドツト毎に行う第２の比較回路
と、前記入力デジタル輝度信号を前記第１の比較回路２
積分回路および第２の比較回路による遅延時間と同じだ
け遅延させる遅延回路と、この遅延回路の出力信号のゲ
インコントロールを前記第２の比較回路の出力に応じて
画面上の各ラインの各ドツト毎に行うゲインコントロー
ル回路とを備えている。

請求項（２）記載の黒レベル補正装置は、請求項（１）
記載の積分回路を、′Ｉ／ｆ１続接続した２ｉ個のライ
ンメモリと、２ｉ個のラインメモリの初段の入力および
各段の出力が供給される（２ｉ＋１）個の水平加算回路
と、（２ｉ＋１）個の水平加算回路の出力を加算する垂
直加算回路とで構成している。

各水平加算回路は、縦続接続した２ｊ個のＤ−フリップ
フロツブと、この２ｊ個のＤ−フリップフロツブの初段
の入力および各段の出力を加算する加算回路とで構成さ
れる。

〔作　　　用〕

請求項（１）記載の構成によれば、第１の比較回路にお
いて、入力デジタル輝度信号と第１の設定値との比較が
行われ、画面上の黒レベルのドツトに対応して黒レベル
信号が第１の比較回路がら出力される。積分回路では、
第１の比較回路から出力される黒レベル（３号が積分さ
れ画面上の各ラインの各ドツト毎にそのドツトを中心と
する？！敗個のドツトからなる微小面積のなかの黒レベ
ル領域の面積の比率が出力される。第２の比較回路では
、この積分回路の出力と第２の設定値との比較が画面上
の各ラインの各ドツト毎に行われる。そして、第２の比
較回路の出力に応じて、ゲインコントロール回路が画面
上の各ラインの各ドツト毎にデジタル輝度（３号のゲイ
ンをコントロールし、微小面積のなかの黒レベル６ｆｆ
域の面積の比率が小さいドツトについては黒レベル補正
を行い、黒レベル領域の面積の比率が大きいドツトにつ
いては黒レベル補正を行わない。したがって、一つの画
面上に大面積の黒レベル領域と小面積の黒レベル領域と
の両方が存在するときにも、大面積の黒レベル領域では
黒レベルの補正を行わず、小面積の黒レベル領域では黒
レベルの補正を行うことになる。

この際、第１の比較回路、積分回路および第２の比較回
路における遅延時間と同じだけデジタル１皮体号が遅延
されてゲインコントロール回路へ供給されることになる
。

請求項（２）記載の構成によれば、画面上の各ラインの
各ドツト毎にそのドツトを中心とする縦（２ｉ＋１）ラ
イン、横（２ｊ　＋　１）　　ドツトの微小面積毎に、
黒レベル領域の比率が求められる。

〔実　施　例〕

以下、この発明の一実施例の黒レベル補正装置について
、図面を参照しながら説明する。

第１図はこの発明の一実施例における黒レベル補正装置
のブロック図を示すものである。また、第２図は積分回
路の具体構成を示す回路図、第３図は第２図の中の水平
加算回路の具体構成を示す回路図である。

第１図において、１は入力デジタル輝度信号を遅延する
デジタルの遅延回路である。２はデジタルの第１の比較
回路で、入力デジタル輝度信号と設定値へとの比較を行
うことで、両面上の黒レベルのドツトに対応して黒レベ
ル（８号を出力する。

３は第１の比較回路から得られた黒レベル信号を画面上
の複数のドツトからなる微小面積毎に積分することによ
り、微小面積の中に黒レベル令貝域の面積の比率を求め
る積分回路である。４はデジタルの第２の比較回路で、
積分回路３の出力、すなわち画面上の微小面積の中の黒
レベル領域の面積の比率と設定値Ｂとの比較を行う。５
はデジタル輝度信号のレベルを制ｊｎするゲインコント
ロール回路であり、例えばり−ドオンリメモリ５Ａと切
換スイッチ５Ｂとで構成されている。

また、第２図の積分回路３の具体構成において、６．６
．・・・はそれぞれラインメモリ、７．７．・・・はそ
れぞれ水平加算回路、８は垂直加算回路である。

さらに、第３図の水平加算回路７の具体構成において、
９，９．・・・はそれぞれＤ−フリップフロップ、１０
は加算回路である。

以上のように構成された黒レベル補正装置について、以
下第１図、第２図、第３図および第４図ないし第８図を
用いて、その動作を説明する。

まず、第６図ｆａｔに示す入力デジタル輝度信号Ｓ。

は、第１の比較回路２において、設定値Ａとの比較が行
われ、第６図ｆｂ）に示す黒レベル信号ｓ２として出力
される。

つぎに、積分回路３は、具体的には第２図および第３図
に示すように、２ｉ個のラインメモリ６が縦続接続され
ており、黒レベル信号Ｓ２をそれぞれｌラインずつ、全
体で２ｉライン遅延させる。

また、各ラインメモリ６の入出力が同時に（２ｉ＋１）
個の水平加算回路７にそれぞれつながっている。したが
って、（２ｉ＋１）ラインの黒レベル信号Ｓ２が（２ｉ
＋１）個の水平加算回路７に同時に入力されることにな
る。

また、水平加算回路７の内部は、２ｊ個のＤ−フリップ
フロップ９が縦続接続され、その（２ｊ＋１）個の入出
力は加算回路１０に入る。つまり、水平加算回路７では
、例えば画面上において、あるライン中のあるドツト、
例えば第４図のドツトＳを中心として、水平方向左右針
７ドツト（ただしｊ＝３としている）の黒レベル信号を
加算している。

つぎに、（２ｉ　＋　１）個の水平加算回路７の出力が
各々垂直加算回路８に入り、（ｉ−２とすると）垂直方
向５ラインの加算が行われる。その出力としては、８点
に対し、第４図のように（２ｊ＋１）　　ドツトｘ（２
ｉ＋Ｎ　ラインの微小面積において黒レベル信号が存在
するドツトの個数を表すことになる。

以上の積分動作は、画面上の各ライン毎のドツト単位で
行われる。つまり、入力デジタル輝度信号が１ドツト転
送される毎にそのドツトを中心とする（２　ｊ　＋　１
）　　ドツトｘ（２ｉ＋１）ラインの微小面積において
黒レベル信号が存在するドツトの個数が積出されること
になる。

つぎに、第２の比較回路４において、第７図（ａ）に示
す積分回路３の出力信号Ｓ３と設定値Ｂとの比較がドツ
ト単位で行われ、第７図（ｂｌに示すような黒レベル補
正のオン・オフ信号Ｓ、が出力される。つまり、黒レベ
ル補正のオン・オフ信号Ｓ。

は、第７図Ｆａ）の斜線部分のように黒レベル領域の比
率の大きなドツト、すなわち黒レベル領域が面積的に大
きいところは、黒レベル補正をオフにするためにハイレ
ベルの信号が出力され、それ以外のところはローレベル
の信号が出力されて黒レベル補正が行われる。

また、入力デジタル輝度信号は、遅延回路１で遅延され
、第２の比較回路４以前の回路部と遅延量が合せられた
後、ゲインコントロール回路５において、入力されるレ
ベルに応じて補正がかけられる（第８図参照、実線は黒
レベル補正オフの場合のゲインコントロール回ｉ？３５
の人出力特性を示し、破線は黒レベル補正オンの場合の
ゲインコントロール回路５の入出力特性を示している）
。その結果として、第８図のＰ点〜Ｑ点では黒の浮きを
抑え、Ｑ点〜Ｒ点では黒レベルの伸張を行い、階調性を
良好にしている。この場合、第２の比較回路４の出力が
ハイレベルのとき、すなわち補正を要しないときはスイ
ッチ５Ｂがａ側に切り換わり、ゲインコントロール回路
５は実線で示す入出力特性となる。一方、第２の比較回
路４の出力がローレベルのとき、すなわち補正を要する
ときはスイッチ５ＢｆＪ（ｂ側に切り換わり、ゲインコ
ントロール回路５は破線で示す入出力特性となる。破線
の入出力特性は、リードオンリメモリ５Ａにアドレス入
力とデータ出力との関係で記憶させである。

以上のように、この実施例によれば、積分回路３として
、２ｊ個のＤ−フリツプフロップ９と加算回路１０とか
らなる２ｉ個の水平加算回路７と、２ｉ個のラインメモ
リ６と、垂直加算回路８とを設けることにより、各ライ
ンの各ドツトを中心とする＜２ｊ＋１）　　ドツトＸ（
２ｉ＋１）ラインの微小面積における黒レベル信号域の
面積の比率を各ラインの各ドツト毎に検出することがで
きる。

そして、各ラインの各ドツト毎に得られた黒レベル領域
の面積の比率を設定値Ｂと比較し、その比較結果に基づ
いて黒レベル補正のオン・オフを各ラインの各ドツト毎
に行うようにしたので、第５図に示すように、一つの画
面１１上に大面積の黒レベル領域にと小面積の黒レベル
領域りとの両方が存在するときにも、大面積の黒レベル
領域にでは黒レベルの補正を行わず、小面積の黒レベル
領域りでは黒レベルの補正を行うことになる。

〔発明の効果〕

請求項＋１＋記載の黒レベル補正装置によれば、積分回
路により第１の比較回路から出力される黒レベル信号を
積分して画面上の各ラインの各ドツト毎にそのドツトを
中心とする微小面積のなかの黒レベル領域の面積の比率
を求め、第２の比較回路により積分回路の出力と第２の
設定値との比較を画面上の各ラインの各ドツト毎に行い
、第２の比較回路の出力に応じて、ゲインコントロール
回路で画面上の各ラインの各ドツト毎にデジタル輝度信
号のゲインをコントロールし、微小面積のなかの黒レベ
ル領域の面積の比率が小さいドツトについては黒レベル
補正を行い、黒レベル領域の面積の比率が大きいドツト
については黒レベル補正を行わないようにしたので、一
つの画面上に大面積の黒レベル領域と小面積の黒レベル
領域との両方が存在するときにも、大面積の黒レベル領
域では黒レベルの補正を行わず、小面積の黒レベル領域
では黒レベルの補正を行うことができる。したがって、
ひとつの画面上の大きな面積を占める黒レベル領域の黒
沈みを抑えることができるとともに同一画面上の小さな
面積しか占めない黒レベル領域の黒浮きを抑えることが
でき、画面、ヒの黒レベルの階調性を良好にすることが
できる。

請求項（２）記載の黒レベル補正装置によれば、積分回
路を、２ｊ個のＤ−フリップフロップおよび加算回路か
らなる２ｉ個の水平加算回路と２ｉ個のラインメモリと
垂直加算回路とで構成したので、画面上の各ラインの各
ドツトを中心とする縦（２ｉ＋１）ライン、横（２ｊ＋
１）ドツトの微小面積毎に黒レベル領域の比率を簡単に
求めることができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の黒レベル補正装置のブロ
ック図、第２図は第１図における積分回路の具体構成を
示す回路図、第３図は第２図における水平加算回路の具
体構成を示す回路図、第４図は黒レベル信号積分面積図
、第５図は画像の一例を示す図、第６図および第７図は
第１図の各部の波形図、第８図はゲインコントロール回
路の入出力特性図、第９図は従来の黒レベル補正装置の
ブロック図である。 １・・・遅延回路、２・・・第１の比較回路、３・・・
積分回路、４・・・第２の比較回路、５・・・ゲインコ
ントロール回路、６・・・ラインメモリ、７・・・水平
加算回路、８・・・垂直加算回路、９・・・Ｄ−フリ・
ンブフロンプ、１０・・・加算回路 第 ４ 図 〜へ１ 壇 図 第 図 第 ５ １

Claims (2)

【特許請求の範囲】
1. （１）入力デジタル輝度信号と第１の設定値との比較を
   行うことにより画面上の黒レベルのドットに対応して黒
   レベル信号を出力する第１の比較回路と、この第１の比
   較回路から出力される黒レベル信号を積分して画面上の
   各ラインの各ドット毎にそのドットを中心とする複数個
   のドットからなる微小面積のなかの黒レベル領域の面積
   の比率を検出する積分回路と、この積分回路の出力と第
   ２の設定値との比較を画面上の各ラインの各ドット毎に
   行う第２の比較回路と、前記入力デジタル輝度信号を前
   記第１の比較回路、積分回路および第２の比較回路によ
   る遅延時間と同じだけ遅延させる遅延回路と、この遅延
   回路の出力信号のゲインコントロールを前記第２の比較
   回路の出力に応じて画面上の各ラインの各ドット毎に行
   うゲインコントロール回路とを備えた黒レベル補正装置
   。
2. （２）積分回路を、縦続接続した２ｉ個のラインメモリ
   と、 各々縦続接続した２ｊ個のＤ−フリップフロップと、こ
   の２ｊ個のＤ−フリップフロップの初段の入力および各
   段の出力を加算する加算回路とで構成され、前記２ｉ個
   のラインメモリの初段の入力および各段の出力が供給さ
   れる（２ｉ＋１）個の水平加算回路と、 前記（２ｉ＋１）個の水平加算回路の出力を加算する垂
   直加算回路とで構成した請求項（１）記載の黒レベル補
   正装置。