JPH0315853B2 - - Google Patents
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- Publication number
- JPH0315853B2 JPH0315853B2 JP57175908A JP17590882A JPH0315853B2 JP H0315853 B2 JPH0315853 B2 JP H0315853B2 JP 57175908 A JP57175908 A JP 57175908A JP 17590882 A JP17590882 A JP 17590882A JP H0315853 B2 JPH0315853 B2 JP H0315853B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- key
- output
- sense amplifier
- logic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/94—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the way in which the control signals are generated
- H03K17/965—Switches controlled by moving an element forming part of the switch
- H03K17/975—Switches controlled by moving an element forming part of the switch using a capacitive movable element
- H03K17/98—Switches controlled by moving an element forming part of the switch using a capacitive movable element having a plurality of control members, e.g. keyboard
Landscapes
- Input From Keyboards Or The Like (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、キー操作を静電容量の変化で検出
する容量スイツチを用いたキヤパシテイブキーボ
ードに関する。
する容量スイツチを用いたキヤパシテイブキーボ
ードに関する。
（従来の技術）
従来、たとえば多数のキーを平面的に配列し、
これらのキーに所定のアルフアベツト、数字、記
号、符号等のキヤラクタを割付け、これらのキー
の操作に応動して予め設定した上記キヤラクタに
対応するコード化した信号を送出するようにした
いわゆるキーボードが知られている。このような
キーボードの構造としては、一般に機械的な接点
を用いるようにしている。ところで近時、耐久性
が良好でキータツチも優れたキヤパシテイブスイ
ツチを用いたものも使用されている。このキヤパ
シテイブスイツチはキー操作による電極間の静電
容量の変化をセンスアンプで増幅し、当該キーの
オン、オフ信号を得るようにしている。従来、こ
のようなキヤパシテイブスイツチはセンスアンプ
により電極間の容量変化を電圧変化に変換して所
定電圧まで増幅する。そして、この増幅出力をヒ
ステリシス特性を有する比較回路へ与え、この比
較出力をキー押下の感知信号として出力するよう
にしている。
これらのキーに所定のアルフアベツト、数字、記
号、符号等のキヤラクタを割付け、これらのキー
の操作に応動して予め設定した上記キヤラクタに
対応するコード化した信号を送出するようにした
いわゆるキーボードが知られている。このような
キーボードの構造としては、一般に機械的な接点
を用いるようにしている。ところで近時、耐久性
が良好でキータツチも優れたキヤパシテイブスイ
ツチを用いたものも使用されている。このキヤパ
シテイブスイツチはキー操作による電極間の静電
容量の変化をセンスアンプで増幅し、当該キーの
オン、オフ信号を得るようにしている。従来、こ
のようなキヤパシテイブスイツチはセンスアンプ
により電極間の容量変化を電圧変化に変換して所
定電圧まで増幅する。そして、この増幅出力をヒ
ステリシス特性を有する比較回路へ与え、この比
較出力をキー押下の感知信号として出力するよう
にしている。
しかしながら、このようなキーボードでは、キ
ー操作を確実に検出できることが望まれ、特に同
一キーに対して複数回、キー押下を行なつた際に
も手ぶれ等による誤動作をすることなく、正確に
操作回数に対応した感知信号を得ることが要求さ
れる。
ー操作を確実に検出できることが望まれ、特に同
一キーに対して複数回、キー押下を行なつた際に
も手ぶれ等による誤動作をすることなく、正確に
操作回数に対応した感知信号を得ることが要求さ
れる。
このためにキー押下の操作で得られた出力信号
を比較回路で比較し、比較出力を得ると、比較回
路のスレツシホールド電圧を可変して、たとえば
低い電圧に変化させ、一定時間後に、なおかつ比
較出力を得られた時に感知信号を出力するように
したものが考えられている。しかしながらこのよ
うにしても、特にキー押下の際に電極間の静電容
量の変化のゆるやかなものでは、誤感知信号が出
力される恐れがあつた。
を比較回路で比較し、比較出力を得ると、比較回
路のスレツシホールド電圧を可変して、たとえば
低い電圧に変化させ、一定時間後に、なおかつ比
較出力を得られた時に感知信号を出力するように
したものが考えられている。しかしながらこのよ
うにしても、特にキー押下の際に電極間の静電容
量の変化のゆるやかなものでは、誤感知信号が出
力される恐れがあつた。
（発明が解決しようとする問題点）
上記したように、正確にキー操作を検出するこ
とができないという欠点を除去するもので、正確
にキー操作を検出することができるキヤパシテイ
ブキーボードを提供することを目的とする。
とができないという欠点を除去するもので、正確
にキー操作を検出することができるキヤパシテイ
ブキーボードを提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明のキヤパシテイブキーボードは、複数
の行および列で構成したマトリクスの交点にキヤ
パシテイブスイツチを設けキーマトリクスの行お
よび列の一方を駆動信号で掃引し他方で検出した
静電容量の変化をセンスアンプへ与えて電圧信号
に変換しこの出力信号によつてマトリクス上の押
下されたキーを判定して対応するデータ信号を出
力するものにおいて、上記センスアンプの出力信
号とこの出力信号を第１の所定時間遅延した信号
との論理積を感知信号として出力する第１の論理
回路、およびこの第１の論理回路からの感知信号
が供給されている際に、上記センスアンプの出力
信号とこの出力信号を上記第１の所定時間よりも
短い第２の所定時間遅延した信号との論理積を感
知信号として出力する第２の論理回路を具備し、
上記１回目の掃引で第１の論理回路からの感知信
号が得られた時から予め定めた時間だけ遅延して
２回目の掃引をして、再度同一のキーに対する第
２の論理回路からの感知信号が得られた時、該キ
ーのデータ信号を出力するように構成されてい
る。
の行および列で構成したマトリクスの交点にキヤ
パシテイブスイツチを設けキーマトリクスの行お
よび列の一方を駆動信号で掃引し他方で検出した
静電容量の変化をセンスアンプへ与えて電圧信号
に変換しこの出力信号によつてマトリクス上の押
下されたキーを判定して対応するデータ信号を出
力するものにおいて、上記センスアンプの出力信
号とこの出力信号を第１の所定時間遅延した信号
との論理積を感知信号として出力する第１の論理
回路、およびこの第１の論理回路からの感知信号
が供給されている際に、上記センスアンプの出力
信号とこの出力信号を上記第１の所定時間よりも
短い第２の所定時間遅延した信号との論理積を感
知信号として出力する第２の論理回路を具備し、
上記１回目の掃引で第１の論理回路からの感知信
号が得られた時から予め定めた時間だけ遅延して
２回目の掃引をして、再度同一のキーに対する第
２の論理回路からの感知信号が得られた時、該キ
ーのデータ信号を出力するように構成されてい
る。
（作用）
この発明は、各キーの静電容量の変化をセンス
アンプで電圧信号に変換し、この出力信号のパル
ス幅が所定値を越えているか否かを論理回路で判
定し、２回の掃引で同一のキーから第１及び第２
の論理回路の出力が得られた時、該キーのデータ
信号を出力するようにしたものである。
アンプで電圧信号に変換し、この出力信号のパル
ス幅が所定値を越えているか否かを論理回路で判
定し、２回の掃引で同一のキーから第１及び第２
の論理回路の出力が得られた時、該キーのデータ
信号を出力するようにしたものである。
（実施例）
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第１図はこの発明のキヤパシテイブキーボード
の構成を示すものである。すなわち、キーマトリ
クス１は、複数の行、および列の交点に各キーの
操作により静電容量が変化するキヤパシテイブキ
ーボード、C11，C12，……C65を設けている。な
お、このキーの数は行および列に応じて適宜に設
ければよく、また空所があつてもよいことは勿論
である。さらにこのキーの構造は固定電極とこの
固定電極にキー押下によつて接離する可動電極を
設け、一方の電極を行、他方の電極を列に接続す
れば良い。また、このキーの構造として一対の固
定電極を行および列に接続し、両電極から絶縁し
た可動電極を上記一対の固定電極に同時に接離さ
せるようにしても良い。
の構成を示すものである。すなわち、キーマトリ
クス１は、複数の行、および列の交点に各キーの
操作により静電容量が変化するキヤパシテイブキ
ーボード、C11，C12，……C65を設けている。な
お、このキーの数は行および列に応じて適宜に設
ければよく、また空所があつてもよいことは勿論
である。さらにこのキーの構造は固定電極とこの
固定電極にキー押下によつて接離する可動電極を
設け、一方の電極を行、他方の電極を列に接続す
れば良い。また、このキーの構造として一対の固
定電極を行および列に接続し、両電極から絶縁し
た可動電極を上記一対の固定電極に同時に接離さ
せるようにしても良い。
そして、上記各行をラインドライバー回路２に
より順次にかつ選択的に駆動する。また、各列を
マルチプレクサー３を介して順次かつ選択的にセ
ンスアンプ４に接続する。なお、この場合、ライ
ンドライバー回路２によつて特定の行を駆動して
いる間に、マルチプレクサー３は全ての列を１回
ずつ選択するようにし、かつこの駆動する列を更
新する毎にこれを繰返す。ラインドライバー回路
２の駆動信号により、キーの押下による静電容量
の変化に応じて生じる信号をマルチプレクサー３
を介してセンスアンプ４へ与える。センスアンプ
４はその信号を電圧信号に変換し、信号処理回路
５へ与える。なお、この場合、各列毎にセンスア
ンプ４を設け、この出力の論理和を信号処理回路
５へ与えても良い。
より順次にかつ選択的に駆動する。また、各列を
マルチプレクサー３を介して順次かつ選択的にセ
ンスアンプ４に接続する。なお、この場合、ライ
ンドライバー回路２によつて特定の行を駆動して
いる間に、マルチプレクサー３は全ての列を１回
ずつ選択するようにし、かつこの駆動する列を更
新する毎にこれを繰返す。ラインドライバー回路
２の駆動信号により、キーの押下による静電容量
の変化に応じて生じる信号をマルチプレクサー３
を介してセンスアンプ４へ与える。センスアンプ
４はその信号を電圧信号に変換し、信号処理回路
５へ与える。なお、この場合、各列毎にセンスア
ンプ４を設け、この出力の論理和を信号処理回路
５へ与えても良い。
第２図は上記信号処理回路５の一例を示すもの
である。すなわち、上記キー押下に応じて生じた
静電容量の変化を電圧信号に変換したセンスアン
プ４の出力信号Ｓ−OUTと第１、第２の遅延素
子DLAY１，DLAY２を介して、第１、第２の
３入力ナンドゲートNAND１，NAND２の各第
１の入力へ与える。また、上記出力信号Ｓ−
OUTと上記各ナンドゲートNAND１，NAND
２の各第２の入力へ直接に与える。さらに、後述
する期間信号FBを第１のナンドゲートNAND１
の第３の入力へはインバータINVを介して、第
２のナンドゲートNAND２の第３の入力へ直接
に与える。そして、第１、第２の各ナンドゲート
NAND１，NAND２の各出力をオアゲートOR
の入力へそれぞれ与えてその論理和を得、感知信
号Ｄ−OUTとして出力する。
である。すなわち、上記キー押下に応じて生じた
静電容量の変化を電圧信号に変換したセンスアン
プ４の出力信号Ｓ−OUTと第１、第２の遅延素
子DLAY１，DLAY２を介して、第１、第２の
３入力ナンドゲートNAND１，NAND２の各第
１の入力へ与える。また、上記出力信号Ｓ−
OUTと上記各ナンドゲートNAND１，NAND
２の各第２の入力へ直接に与える。さらに、後述
する期間信号FBを第１のナンドゲートNAND１
の第３の入力へはインバータINVを介して、第
２のナンドゲートNAND２の第３の入力へ直接
に与える。そして、第１、第２の各ナンドゲート
NAND１，NAND２の各出力をオアゲートOR
の入力へそれぞれ与えてその論理和を得、感知信
号Ｄ−OUTとして出力する。
そして、上記信号処理回路５の感知信号Ｄ−
OUTをＩ／Ｏポート６へ入力する。Ｉ／Ｏポー
ト６は予め設定したプログラムによりCPU７で
制御する。すなわち、CPU７は、Ｉ／Ｏポート
６を介してラインドライバー回路２およびマルチ
プレクサー３へ信号を与えキーマトリクス１の各
行および各列を順次掃引する。
OUTをＩ／Ｏポート６へ入力する。Ｉ／Ｏポー
ト６は予め設定したプログラムによりCPU７で
制御する。すなわち、CPU７は、Ｉ／Ｏポート
６を介してラインドライバー回路２およびマルチ
プレクサー３へ信号を与えキーマトリクス１の各
行および各列を順次掃引する。
ここで、たとえばキーマトリクス１の行、列を
全て掃引するための周期をＴとし、かつマルチプ
レクサー３による各キーの出力のサンプリング期
間をt1μsとするならば、第１の遅延素子DLAY１
の遅延時間はt2μs、第２の遅延素子DLAY２の遅
延時間はt3μsに設定し、それぞれＴ＞t1＞t2＞t3
の関係が成立するようにしている。そして、第１
のナンドゲートNAND１の論理条件が成立して
感知信号Ｄ−OUTを出力すると、次回の各キー
の掃引動作の開始とともにＩ／Ｏポート６を介し
て信号処理回路５へ帰還信号FBを与える。それ
によつて帰還信号FBが“Ｈ”レベルになると、
第１のナンドゲートNAND１の第３の入力へ
“Ｌ”レベルの信号が与えられるので他の第１、
第２の入力の内容に関係なく論理条件は成立しな
くなる。そして、第２のナンドゲートNAND２
で論理条件が成立し、再び同一のキーからの感知
信号Ｄ−OUTが出力されると、この信号に対応
するキーマトリクス１の行、列に対応するキヤラ
クタの信号をＩ／Ｏポート６を介してデータ信号
DATAおよびストローブ信号STBとして出力す
る。
全て掃引するための周期をＴとし、かつマルチプ
レクサー３による各キーの出力のサンプリング期
間をt1μsとするならば、第１の遅延素子DLAY１
の遅延時間はt2μs、第２の遅延素子DLAY２の遅
延時間はt3μsに設定し、それぞれＴ＞t1＞t2＞t3
の関係が成立するようにしている。そして、第１
のナンドゲートNAND１の論理条件が成立して
感知信号Ｄ−OUTを出力すると、次回の各キー
の掃引動作の開始とともにＩ／Ｏポート６を介し
て信号処理回路５へ帰還信号FBを与える。それ
によつて帰還信号FBが“Ｈ”レベルになると、
第１のナンドゲートNAND１の第３の入力へ
“Ｌ”レベルの信号が与えられるので他の第１、
第２の入力の内容に関係なく論理条件は成立しな
くなる。そして、第２のナンドゲートNAND２
で論理条件が成立し、再び同一のキーからの感知
信号Ｄ−OUTが出力されると、この信号に対応
するキーマトリクス１の行、列に対応するキヤラ
クタの信号をＩ／Ｏポート６を介してデータ信号
DATAおよびストローブ信号STBとして出力す
る。
次に、このような構成において、第３図に示す
タイミングチヤートを参照しつつ動作を説明す
る。たとえば今、適宜なキーを押下すると、セン
スアンプ４の出力信号Ｓ−OUTが出力される。
この出力信号Ｓ−OUTは第１、第２の遅延素子
DLAY１，DLAY２でそれぞれ所定時間だけ遅
延して遅延信号を得る。なお、この時点では、
Ｉ／Ｏポート６を介して与えられる帰還信号FB
は“Ｌ”レベルであり、第２のナンドゲート
NAND２では論理条件は成立しない。したがつ
て、第１の遅延素子DLAY１の出力の前縁から
センスアンプ４の出力の後端までの間、第１のナ
ンドゲートNAND１の出力がＩ／Ｏポート６に
与えられる。そして、CPU７はこの第１のナン
ドゲートNAND１からオアゲートORを介して出
力される感知信号Ｄ−OUTに応動して、キーマ
トリクス１に対する次回の掃引開始とともに帰還
信号FBを出力し、“Ｈ”レベルとする。したがつ
て、第１のナンドゲートNAND１では論理条件
は成立しなくなり、次回のキーマトリクス１の掃
引動作において、第２のナンドゲートNAND２
で論理条件が成立し、再び同一のキーから感知信
号Ｄ−OUTを得られたときに該キーが押下され
たものと判定し、その行、列に対応するキヤラク
タのデータ信号DATAおよびストローブ信号
STBを出力する。
タイミングチヤートを参照しつつ動作を説明す
る。たとえば今、適宜なキーを押下すると、セン
スアンプ４の出力信号Ｓ−OUTが出力される。
この出力信号Ｓ−OUTは第１、第２の遅延素子
DLAY１，DLAY２でそれぞれ所定時間だけ遅
延して遅延信号を得る。なお、この時点では、
Ｉ／Ｏポート６を介して与えられる帰還信号FB
は“Ｌ”レベルであり、第２のナンドゲート
NAND２では論理条件は成立しない。したがつ
て、第１の遅延素子DLAY１の出力の前縁から
センスアンプ４の出力の後端までの間、第１のナ
ンドゲートNAND１の出力がＩ／Ｏポート６に
与えられる。そして、CPU７はこの第１のナン
ドゲートNAND１からオアゲートORを介して出
力される感知信号Ｄ−OUTに応動して、キーマ
トリクス１に対する次回の掃引開始とともに帰還
信号FBを出力し、“Ｈ”レベルとする。したがつ
て、第１のナンドゲートNAND１では論理条件
は成立しなくなり、次回のキーマトリクス１の掃
引動作において、第２のナンドゲートNAND２
で論理条件が成立し、再び同一のキーから感知信
号Ｄ−OUTを得られたときに該キーが押下され
たものと判定し、その行、列に対応するキヤラク
タのデータ信号DATAおよびストローブ信号
STBを出力する。
なお、通常のタイプ動作において、キーが押下
された場合、キー押下に対応してデータ信号
DATAを出力するために少なくとも数十ms必要
とする。この時間はキーマトリクス１の掃引周期
Ｔより２倍以上長い。したがつて、正常なキーの
押下による信号を２回のキー掃引の各回で得るこ
とができる。
された場合、キー押下に対応してデータ信号
DATAを出力するために少なくとも数十ms必要
とする。この時間はキーマトリクス１の掃引周期
Ｔより２倍以上長い。したがつて、正常なキーの
押下による信号を２回のキー掃引の各回で得るこ
とができる。
また、第１のナンドゲートNAND１の論理条
件を得る際には、比較的、長い遅延時間の後で出
力信号を得るようにしているので誤信号でパルス
幅の狭いものは確実に除去することができる。
件を得る際には、比較的、長い遅延時間の後で出
力信号を得るようにしているので誤信号でパルス
幅の狭いものは確実に除去することができる。
したがつて、キーの押下時間が極めて短く、上
記検出可能期間を僅かに越えるような場合には、
第２の遅延素子DELAY２の遅延時間を長くする
ことは好ましくない。したがつて、このような場
合には第２の遅延素子DELAY２の遅延時間は比
較的短くし、あるいは第２の遅延素子を設けなく
ても良い。
記検出可能期間を僅かに越えるような場合には、
第２の遅延素子DELAY２の遅延時間を長くする
ことは好ましくない。したがつて、このような場
合には第２の遅延素子DELAY２の遅延時間は比
較的短くし、あるいは第２の遅延素子を設けなく
ても良い。
なお、この発明は上記実施例に限定されるもの
ではなく、たとえば１回目の感知信号Ｄ−OUT
を得られた後に、所定の遅延時間を経過して再び
同一の行、列を掃引して２回目の感知信号Ｄ−
OUTを得られるようにしても良い。また、この
場合、１回目の感知信号Ｄ−OUTを得られたな
らばCPU７に対して割込み動作を行なうように
しても良い。
ではなく、たとえば１回目の感知信号Ｄ−OUT
を得られた後に、所定の遅延時間を経過して再び
同一の行、列を掃引して２回目の感知信号Ｄ−
OUTを得られるようにしても良い。また、この
場合、１回目の感知信号Ｄ−OUTを得られたな
らばCPU７に対して割込み動作を行なうように
しても良い。
また、キーの押下の検出を確実に行なうために
各キーに対して一定間隔で２回ずつ掃引を行なつ
て、それぞれに対して出力信号を得られたときに
キーデータ信号を出力するようにしても良い。
各キーに対して一定間隔で２回ずつ掃引を行なつ
て、それぞれに対して出力信号を得られたときに
キーデータ信号を出力するようにしても良い。
また、上記実施例では、第１のナンドゲート
NAND１の出力信号を所定時間遅延して帰還信
号FBを出力すること、および第２のナンドゲー
トNAND２の出力に応動して押下されたキーの
行、列に対応するキヤラクタをコード化したデー
タ信号の出力、ラインドライバー回路２、マルチ
プレクサー３の制御等をCPU７を用いてソフト
ウエアで行なうようにしている。しかしながら、
CPU７を用いずに論理回路を組合わせてこれら
を実施しても良い。たとえば、帰還信号FBを得
るためには遅延回路を用いても良い。また、デー
タ信号の出力はキーマトリクスの行、列の選択に
同期し、かつ第２のナンドゲートNAND２の論
理出力に応動して予めコード化したデータ信号を
出力する出力回路を設ければ良い。さらに、ライ
ンドライバー回路２、マルチプレクサー３は複数
ビツトのバイナリーカウンタを用い各ビツトのカ
ウント値を並列に出力するようにしても良い。さ
らに、上記実施例はセンスアンプの出力のサンプ
リングを２回、行なうようにしているが、このサ
ンプリング動作を３回以上任意の回数行なつても
良い。
NAND１の出力信号を所定時間遅延して帰還信
号FBを出力すること、および第２のナンドゲー
トNAND２の出力に応動して押下されたキーの
行、列に対応するキヤラクタをコード化したデー
タ信号の出力、ラインドライバー回路２、マルチ
プレクサー３の制御等をCPU７を用いてソフト
ウエアで行なうようにしている。しかしながら、
CPU７を用いずに論理回路を組合わせてこれら
を実施しても良い。たとえば、帰還信号FBを得
るためには遅延回路を用いても良い。また、デー
タ信号の出力はキーマトリクスの行、列の選択に
同期し、かつ第２のナンドゲートNAND２の論
理出力に応動して予めコード化したデータ信号を
出力する出力回路を設ければ良い。さらに、ライ
ンドライバー回路２、マルチプレクサー３は複数
ビツトのバイナリーカウンタを用い各ビツトのカ
ウント値を並列に出力するようにしても良い。さ
らに、上記実施例はセンスアンプの出力のサンプ
リングを２回、行なうようにしているが、このサ
ンプリング動作を３回以上任意の回数行なつても
良い。
［発明の効果］
以上詳述したようにこの発明によれば、キヤパ
シテイブスイツチを用いた場合にも確実にキー押
下を検出でき、しかも誘導、ノイズ等によつて生
じる誤信号を確実に除去することができるキヤパ
シテイブキーボードを提供できる。
シテイブスイツチを用いた場合にも確実にキー押
下を検出でき、しかも誘導、ノイズ等によつて生
じる誤信号を確実に除去することができるキヤパ
シテイブキーボードを提供できる。
第１図はこの発明の一実施例を示すブロツク
図、第２図は上記実施例の信号処理回路の一例を
示すブロツク図、第３図は上記実施例の動作を説
明するタイムチヤートである。 １……キーマトリクス、２……ラインドライバ
ー回路、３……マルチプレクサー、４……センス
アンプ、５……信号処理回路、６……Ｉ／Ｏポー
ト、７……CPU。
図、第２図は上記実施例の信号処理回路の一例を
示すブロツク図、第３図は上記実施例の動作を説
明するタイムチヤートである。 １……キーマトリクス、２……ラインドライバ
ー回路、３……マルチプレクサー、４……センス
アンプ、５……信号処理回路、６……Ｉ／Ｏポー
ト、７……CPU。
Claims (1)
- 【特許請求の範囲】 １ 複数の行および列で構成したマトリクスの交
点にキヤパシテイブスイツチを設けキーマトリク
スの行および列の一方を駆動信号で掃引し他方で
検出した静電容量の変化をセンスアンプへ与えて
電圧信号に変換しこの出力信号によつてマトリク
ス上の押下されたキーを判定して対応するデータ
信号を出力するものにおいて、 上記センスアンプの出力信号とこの出力信号を
第１の所定時間遅延した信号との論理積を感知信
号として出力する第１の論理回路と、 この第１の論理回路からの感知信号が供給され
ている際に、上記センスアンプの出力信号とこの
出力信号を上記第１の所定時間よりも短い第２の
所定時間遅延した信号との論理積を感知信号とし
て出力する第２の論理回路とを具備し、 上記１回目の掃引で第１の論理回路からの感知
信号が得られた時、予め定めた時間だけ遅延して
２回目の掃引をして、再度同一のキーに対する第
２の論理回路からの感知信号が得られた時、該キ
ーのデータ信号を出力することを特徴とするキヤ
パシテイブキーボード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175908A JPS5965348A (ja) | 1982-10-06 | 1982-10-06 | キヤパシテイブキ−ボ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175908A JPS5965348A (ja) | 1982-10-06 | 1982-10-06 | キヤパシテイブキ−ボ−ド |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965348A JPS5965348A (ja) | 1984-04-13 |
| JPH0315853B2 true JPH0315853B2 (ja) | 1991-03-04 |
Family
ID=16004336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175908A Granted JPS5965348A (ja) | 1982-10-06 | 1982-10-06 | キヤパシテイブキ−ボ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965348A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0731570B2 (ja) * | 1985-05-15 | 1995-04-10 | 沖電気工業株式会社 | 静電容量型キ−ボ−ドの制御方式 |
| NL8901018A (nl) * | 1989-04-24 | 1990-11-16 | Philips Nv | Electronisch telefoontoestel. |
| KR100799194B1 (ko) | 2006-12-28 | 2008-01-29 | 삼성전자주식회사 | 전자 기기에서 키 입력 장치 |
| JP5797973B2 (ja) * | 2011-02-08 | 2015-10-21 | ローム株式会社 | 容量電圧変換回路、それを用いた入力装置、電子機器、ならびに容量電圧変換方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6036607B2 (ja) * | 1978-10-04 | 1985-08-21 | 富士通株式会社 | 静電容量形キ−ボ−ド |
-
1982
- 1982-10-06 JP JP57175908A patent/JPS5965348A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5965348A (ja) | 1984-04-13 |
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