JPH0315865B2 - - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は多様な通信速度を有する端末からのデ
ータを多重化した時分割多重化回線上に、複数フ
レームにわたつて蓄積した後、並列スイツチング
を行うメモリスイツチ型時分割変換機の並列メモ
リスイツチ方式に関するものである。

従来技術 従来のメモリスイツチ形データ交換機は、入ハ
イウエイと出ハイウエイとの間に、１フレーム分
の加入者データを格納するバツフアメモリを設
け、ハイウエイデータに同期したクロツクとこれ
をカウントするカウンタとバツフアメモリのアド
レスを保持するメモリからの操作によつて、バツ
フアメモリに格納された加入者データを入替える
ことにより、出入ハイウエイ上のデータの変換を
行うものである。第１図は従来のメモリスイツチ
方式の一例を示すブロツク図である。多重伝送路
１００および１０１を伝送されるチヤネルは、通
常は、連続した８ビツトで１組を形成するオクテ
ツト形式である。先ず入多重伝送路１００からの
８ビツトのデータは伝送路上の時分割多重化され
たデータの位相に同期した、タイムスロツトカウ
ンタ１０２の指示内容により、決定されるバツフ
アメモリ１０５のアドレスに書込まれ、書込まれ
たデータは、局内クロツクに同期して動作するタ
イムスロツトカウンタ１０３によりアクセスされ
る保持メモリ１０４の指持するアドレスに従つて
読出され、変換動作が実現できる。この基本的な
メモリスイツチ形の通話路では、保持メモリ１０
４については、バンク分けの手法を用いることに
より、動作速度を緩和できるが、バツフアメモリ
１０５の場合は、バンク分けの手法を用いた場合
でも高々、１／２倍の動作速度の緩和効果しか得
られず一般に、動作速度は、多重伝送路１００の
速度に比例した高速動作が要求され、収容端末数
の増加および高速度端末の収容数に比例して、動
作サイクルタイムを高速化しなければならないと
いう方式的な欠点が、従来から指摘されていた。
一方、バツフアメモリの動作速度を緩和する方法
として、複数の多重ハイウエイを収容する一般的
な場合について、従来から試みられてきた方法を
第２図に示す。第２図においては、多重伝送路２
００および２０１に多重伝送される各タイムスロ
ツトは、連続した８ビツトで１組を形成するオク
テツト形式である。先ず、入多重伝送路200から
の８ビツト信号は、スイツチの動作速度を下げる
ため、直並列変換回路２０２により、直列形式か
ら並列形式に変換され、さらに各伝送路からの並
列信号はマルチプレクサ２０４により、８ビツト
幅の入ハイウエイ２０５に多重化された後、バツ
フアメモリ２０７内で８ビツト幅で変換される。
変換された信号はデマルチプレクサ２１０により
出側の各多重伝送路上に周期的に分配され、更に
並直列変換部２０３で並列形式から直列形式に、
変換された後、出多重伝送路２０１に送出され
る。交換動作は、第１図の場合と同様に伝送路上
のデータの位相に同期したタイムスロツトカウン
タ２０６の指示内容により決定されるバツフアメ
モリ２０７のアドレスにデータが書込まれ、書込
まれたデータは、局内クロツクに同期してアクセ
スされる保持メモリ２０８の指示するアドレスに
従つて読出されることで、実現することができ
る。ところで、この第２図に示したメモリスイツ
チ方式においても高速度の端末を多数、変換機内
に収容する場合、もしくは、変換機収容規模が大
きくなり、入出多重ハイウエイ２０５，２０９の
データ信号速度が大きくなつた場合にはその動作
速度に比例して、バツフアメモリ２０７を高速化
する必要性が生じる。近年、高速データ通信端末
の需要が増大し、この需要動向に比例する形形で
は、メモリの動作速度が、追いついていけない状
況であり、この状況を鑑みると、バツフアメモリ
の動作速度を下げるための技術的手段を設けるこ
とにより、多数の中速〜高速度端末のデータを変
換できるための交換方式が従来から要望されてい
た。

発明の目的 本発明は、メモリスイツチ通話路部のバツフア
メモリの動作速度を緩和できる方式を提供し、複
数の多重化速度系列の混在を前提とした多重化伝
送路上のデータ交換を可能とするものである。

発明の概要 本発明においては、上記目的を達成するため
に、従来のメモリスイツチ通話路の前段に、多重
伝送路上のデータを複数フレームに渡つて蓄積す
るための２面のバツフアメモリおよび該バツフア
メモリをアクセスするための保持メモリとを設
け、該バツフアメモリから、複数フレームに渡る
端末データを並列に読出すことにより、並列メモ
リスイツチングを行い、メモリスイツチ通話路部
のバツフアメモリの動作速度を緩和する。

発明の構成及び作用 以下、実施例とともに本発明を詳細に説明す
る。

第３図は本発明の並列メモリスイツチング方式
を実現する一実施例の構成を示す。３００は入側
スーパー多重ハイウエイ、３００′は出側スーパ
ー多重ハイウエイであり、３０１は入多重伝送路
上のオクテツトデータの直並列変換回路、３０２
は８ビツトの並列オクテツトデータの並直列変換
回路、３０３は入り方向のバツフアメモリ（２面
構成）、３０４は出方向のバツフアメモリ（２面
構成）、３０５はバツフアメモリ３０３の書込み
制御用の保持メモリ、３０６は保持メモリ３０５
の読出し情報を更新するための演算回路、３０７
はバツフアメモリ３０３の読出しアドレスを指示
するタイムスロツトカウンタ、３０８は、出方向
のバツフアメモリ３０４の読出し制御用の保持メ
モリ、３０９は保持メモリ３０８の読出し情報を
更新するための演算回路、３１０は、バツフアメ
モリ３０４の書込みアドレスを指示するタイムス
ロツトカウンタ、３１１は、入り方向のバツフア
メモリ３０３の出力を選択するためのセレクタ回
路、３１２は出方向のバツフアメモリ３０４の出
力を選択するためのセレクタ回路、３１３は交換
用のバツフアメモリ３１５の書込みアドレスを指
示するためのタイムスロツトカウンタ、３１４は
バツフアメモリ３１５の読出しアドレスを指示す
るための保持メモリであり、ｎビツト並列のメモ
リスイツチＡが構成される。第３図においては、
入多重伝送路上のオクテツトデータは３０１の直
並列変換回路により、８ビツト並列変換され、保
持メモリ３０５の指示するバツフアメモリ３０３
のアドレスに書込みが、行われる。一方、バツフ
アメモリ３０３は、２面構成となつており、上記
の８ビツト並列データの書込みが行われていな
い、他方の面のバツフアメモリからのシーケンシ
ヤル読出しが、タイムスロツトカウンタ３０７の
指示するアドレスに基づいて行われる。このバツ
フアメモリの面の切替えは、例えば、64ビツト並
列スイツチングをバツフアメモリ３１５で行う場
合は、８フレーム毎に切替えられる。演算回路３
０６は、バツフアメモリ３０３へ８ビツト並列デ
ータを書込むアドレス値を、更新するための演算
を行う。これらの動作と全く逆の手順で、バツフ
アメモリ３１５からスイツチング動作により読出
された複数ビツト（例えば64ビツト並列）データ
は、バツフアメモリ３０４でのタイムスロツトカ
ウンタ３１０の指示するアドレスに書込まれ、ま
た出回線への読出し動作は、保持メモリ３０８の
指示するアドレスのデータをバツフアメモリ３０
４から読出すことにより実現する。入側スーパー
多重ハイウエイ３００は、変換前の64ビツト並列
バス、出側スーパー多重ハイウエイ３００′は交
換後の６４ビツト並列バスを示す。出側のバツフ
アメモリ３０４も２面構成となつており、面の切
替えは、入側のバツフアメモリと同様、８データ
フレーム単位で行われる。

第４図に、入多重伝送路１００上で、直列にビ
ツト多重されているオクテツトデータが並列スイ
ツチング用のバツフアメモリ３１５で、チヤネル
変換され、出多重伝送路１０１へ読出されるまで
のデータ多重化形式の変遷過程を示す。入多重伝
送路上でのデータのビツト列は、入側バツフアメ
モリ３０３で、８データフレームに渡つて蓄積さ
れて64ビツト並列単位で、読出される。従つて、
入側スーパー多重ハイウエイ３００上でのビツト
列の間隔は、入多重ハイウエイ１００上でのビツ
ト列の間隔に比べて、64倍の時間幅をもつ。

第４図での出側スーパー多重ハイウエイ３０
０′上のデータは、バツフアメモリ３１５で64ビ
ツト並列単位で、交換された後の状態を示す。第
５図は入側のバツフアメモリへのデータの書込み
制御を保持メモリ３０５、演算回路３０６の動作
により行うための実現手段を示す。第５図では多
重伝送路が、例えば、128チヤネル多重を想定し、
高速度の端末データは、上記多重伝送路で、第６
図に示す如く、周期的にタイムスロツトの確保
が、行われる場合を前提としている。第６図で
は、＃０〜＃127の合計128のタイムスロツトを１
データフレームとしており、＃０，＃64のタイム
スロツトは、２倍呼用のチヤネルとして使われ
（等間隔）、＃１，＃33，＃65，＃97の各タイムス
ロツトは４倍呼用のチヤネルとして使われ（等間
隔）、他のタイムスロツトは、基本呼用（１タイ
ムスロツトは１チヤネルに対応）として使われる
場合の多重化形式の例を示している。基本呼を
64Kb／ｓチヤネルとすれば、２倍呼、４倍呼は
それぞれ128Kb／ｓ呼、256Kb／ｓとなる。

第５図の動作を第３図、第６図、第７図、第８
図を用いて、具体的に説明する。保持メモリ３０
５は、１フレームが128タイムスロツトで構成さ
れる場合は、128ワード構成であり、各ワードは、
３種類のフイールド1F〜3Fに分かれている。第
１フイールド1Fは、バツフアメモリ３０３をア
クセスする時のアドレスを示しており、第２フイ
ールド2Fは、バツフアメモリ３０３が、例えば
＃０〜＃７の８ブロツクにより構成されている場
合の、各ブロツク番号を指示し、第３フイールド
3Fは、１フレーム内で、多重化されるデータ信
号の速度種別（ｍ倍速呼のときは、‘m'が表示
される。）を指示する。バツフアメモリ３０３内
の伝送路データの書込みアドレス（第８図に示し
たバツフアメモリ３０３の横方向のアドレス番
号、及び縦方向のブロツク種別番号）は、伝送路
クロツクに同期して動作する保持メモリ３０５の
読出しアドレスに基づいて、決定される。保持メ
モリ３０５内の第３フイールド3Fは、多重伝送
路上の各チヤネルの速度を示すものであり、ソフ
トオーダにより初期設定される。

また、第１、第２フイールド1F，2Fについて
は、演算回路３０６により、保持メモリ３０５の
読出しサイクルの直後に、情報の更新が行われ、
保持メモリ３０５の該読出しアドレスと同一のア
ドレスに、更新された情報の書込みが行われる。
保持メモリ３０５の動作サイクルの使用例を第７
図に示す。Ａサイクル、Ｃサイクルは、それぞ
れ、上述した保持メモリ３０５の、読出し、書込
みサイクルでありＢサイクルは、ソフトアクセス
サイクルである。Ｂサイクルは、保持メモリ３０
５の保守読出しや、呼処理に基づく保持メモリ３
０５の初期設定もしくは、呼設定時の書込み用
に、通常は使用する。図においても、ｔは演算回
路３０６による実行処理時間を示す。

第８図は、第５図に示した演算回路を用いて、
第６図に示した各タイムスロツトで運ばれる入側
多重伝送路上のデータが、入側バツフアメモリ３
０３の各アドレスに８ビツト単位で、書込まれる
様子を示したものである。

第８図の（）〜（）の各段階において、
（）〜（）は第１フレームの書込みを示すも
ので、（）の第１段階は０チヤネル→63チヤネ
ルまでの書込みを示し、（）の第２段階は64チ
ヤネル→96チヤネルまでの書込みを示し、（）
の第３段階は97チヤネル→127チヤネルまでの書
込みを示す。（）の第４段階は第１及び第２フ
レームの０チヤネル→127フレームの書込みを示
し、（）の第５段階は第１フレームの０→127チ
ヤネル乃至第８フレームの０→127チヤネルまで
の書込みを示す。

第８図の各段階で示した入側バツフアメモリ３
０３内の数字は、入側多重伝送路１００上での各
タイムスロツト番号に対応している。

同図に示す如く、２倍速呼、４倍速呼等の高速
呼は、入側バツフアメモリ３０３上で、高速化に
比例したバツフアエリアを確保している。また入
側バツフアメモリ３０３に格納された伝送路上の
データの、バツフアメモリ３１５への書込み時に
は、バツフアメモリ３０３からの64ビツトデータ
の並列読出しが、同一端末からのデータが、同一
位相に揃う様に制御している（第１〜第５段階
（）〜（）での３０３への伝送路データの書
込み順序により実現可能）。バツフアメモリ３０
３が、８データフレームに渡る伝送路のデータの
格納を全て終了（第５段階）した時点で、３０３
のバツフアメモリのもう一方の面への、伝送路デ
ータ書込みが開始され、同時に、既に伝送路デー
タの格納の終了したバツフアメモリ３０３の面か
ら、データの読出し動作が、タイムスロツトカウ
ンタ３０７により、シーケンシヤルに64ビツト並
列単位で行われる。第８図に示したバツフアメモ
リ３０３の各アドレスへの伝送路データの書込み
を実現する場合の保持メモリ３０５の内容の遷移
方法を第９図に示す。

第８図、第９図においては、１データフレーム
中の＃０〜＃127のタイムスロツトにおいて、
＃０タイムスロツトが２倍速呼（従つて周期的配
置を前提とした場合は、＃64タイムスロツトも、
当該呼用に使用される。）、＃１タイムスロツトが
４倍速呼（従つて、周期的配置を前提とした場合
は、＃33，＃65，＃97の各タイムスロツトも当該
呼用に使用される。）用に割当てられた場合を示
す。

第９図の入側バツフア制御用保持メモリは、３
種類のフイールド1F〜3Fに分れており、第１フ
イールド1Fは、第８図の入側バツフアの横方向
のアドレス（０〜127）に対応する内容を示し、
第２フイールド2Fは、第８図の入側バツフアの
縦方向のアドレス（＃０〜＃７のブロツク種別）
に対応する内容を示す。また3Fは倍速呼の種別
に対応する内容を示す。そして、第９図におい
て、(a)は初期状態、(b)は１フレーム後（タイムス
ロツトカウンタが０→127まで移動後）、(c)は２フ
レーム後、(d)は４フレーム後、(e)は６フレーム後
の状態を示す。２倍速呼の場合を例にとると、第
９図の初期状態の入側バツフア制御用保持メモリ
３０５の０アドレスには、第１フイールド1Fに
‘0'、第２フイールド2Fに‘0'、第３フイールド
3Fに‘2'が格納され、＃０のタイムスロツトで運
ばれるデータが、入側バツフアメモリ３０３の
（横方向アドレス、縦方向ブロツク種別）＝（０，
０）のバツフアアドレスに格納される２倍速呼で
あることを示す。３０５の０アドレスの内容は、
一旦、読出されると、第３図の入側バツフア制御
用演算回路３０６により、内容が（横方向アドレ
ス、縦方向ブロツク種別）＝（０，２）となり、縦
方向ブロツク種別番号が＋２加算される。この結
果、次のデータフレームの＃０のタイムスロツト
で運ばれるデータのバツフアメモリ３０３への格
納準備が整う。一方、入側バツフア制御用保持メ
モリ３０５のアドレス６４には、第１フイールド
1Fに０、第２フイールド2Fに１、第３フイール
ド3Fに２が格納され、＃64のタイムスロツトで
運ばれるデータが３０３の（横方向アドレス、縦
方向ブロツク種別）＝（０，１）のバツフアアドレ
スに格納される２倍速呼であることを示してい
る。このアドレス６４に格納された第１、第２フ
イールド1F，2Fのデータは、入側バツフア制御
用演算回路３０６により、内容が、（横方向アド
レス、縦方向ブロツク種別）＝（０，３）に更新さ
れる。即ち、縦方向ブロツク種別番号が＋２加算
され、次のデータフレームの＃64のタイムスロツ
トで運ばれるデータの格納の準備が行われる。２
倍速呼の場合の入側バツフア制御用保持メモリ３
０５の初期状態からの遷多および、第１〜第３フ
レームまでのデータの書込み方法については、以
上述べた通りであるが、第４フレームのデータを
入側バツフアメモリ３０３へ書込み制御を行つた
後の入側バツフア制御用保持メモリ３０５の該ア
ドレスの内容の更新方法は、第９図に示す如く、
第１フイールド1Fに‘64'を、第２フイールド2F
に‘0'を格納するように、入側バツフア制御用演
算回路３０６を動作させる必要がある。これ以
後、第８データフレームのデータの受信まで、第
２フイールド2Fの内容を＋２加算する。。第８デ
ータフレームのデータ受信後は、第１、第２フイ
ールド1F，2Fの内容を初期状態に戻す。４倍速
呼の場合にも、２倍速呼と同様の方法が適用でき
る。

第９図に示すように初期状態では、入側バツフ
ア制御用保持メモリの＃１，＃33，＃65，＃97の
各アドレスには、（第１フイールド、第２フイー
ルド、第３フイールド1F〜3F）の値がそれぞれ
（１，０，４），（１，１，４），（１，２，４），
（１，３，４）が格納されており、第９図に示し
たように、入側バツフアメモリ３０３への書込み
制御を行うために、各アドレスの内容は、１デー
タフレーム受信後から８データフレーム受信後ま
で次のように遷移する。

３０３の＃１アドレスの内容遷移 （１，０，４）→（１，４，４）→（33，０，
４）→（33，４，４）→（65，０，４）→（65，
４，４）（97，０，４）→（97，４，４）→（１，
０，４）＝初期状態 ３０３の＃33アドレスの内容遷移 （１，１，４）→（１，５，４）→（33，１，
４）→（33，５，４）→（65，１，４）→（65，
５，４）→（97，１，４）→（97，５，４）→
（１，１，４）＝初期状態 ３０３の＃65アドレス内容遷移 （１，２，４）→（１，６，４）→（33，２，
４）→（33，６，４）→（65，２，４）→（65，
６，４）→（97，２，４）→（97，６，４）→
（１，２，４）＝初期状態 ３０３の＃97アドレス内容遷移 （１，３，４）→（１，７，４）→（33，３，
４）→（33，７，４）→（65，３，４）→（65，
７，４）→（97，３，４）→（97，７，４）→
（１，３，４）＝初期状態 一般に、ｎ倍速呼の場合も、同様の方法で、並
列交換を実現することができる。次に、以上述べ
た、入側バツフア制御用保持メモリ３０５の読出
し内容を更新するための、入側バツフア制御用演
算回路３０６の具体的動作を第５図を用いて説明
する。

第５図において、５０５１，５０５２，５０５
３は、それぞれ、mod8の＋４加算、＋２加算、＋
１加算回路である。デコーダ５０４により、４倍
速呼の場合は、＋４加算回路（mod8）５０５１が
選択され、２倍速呼の場合には、＋２加算回路
（mod8）５０５２が選択され、基本呼の場合に
は、５０５３の＋１加算回路が選択される。これ
らの各加算回路は、バツフアメモリ３０３が８ブ
ロツクより構成される場合には、mod8の演算を
行い、一般に入側バツフアメモリ３０３がｎブロ
ツクより構成される場合は、modnの演算を行
う。

２倍速呼の場合には、数値64の指示回路（２
進）５０３が、４倍速呼の場合には、数値32の指
示回路（２進）５０２がデコーダ５０４により選
択される。１データフレームが128タイムスロツ
トで構成される場合のｍ倍速呼に対しては数値
128／ｍの指示回路が必要となる。（一般に１フレー ムが、Ｎタイムスロツトより構成される多重化伝
送路の場合は数値‘N'／ｍの指示回路が、必要とな る。）基本呼の場合を除いて、２倍呼、４倍呼等
の高速呼の場合には、５０５１，５０５２の加算
回路については、８以上の加算値が得られた時
は、オーバーフローの検出回路５０８により、そ
の検出が行われて、５０７のアンド論理回路によ
り、５０２もしくは、５０３の指示回路の値が、
選択されて、加算回路５０６へ入力される。加算
回路５０６は、上述の指示値と、保持メモリ３０
５の第１フイールドのアドレス値とをmod128に
より加算し、加算結果を保持メモリ３０５の当該
アドレスに書込みを行う。この結果、第９図に示
したように、入側バツフア制御用保持メモリ３０
５の第１、第２フイールドの更新が行われる。

また、出側のバツフアメモリ３０４を制御する
ための、出側バツフア制御用保持メモリ３０８、
および出側バツフア制御用演算回路３０９につい
ても、入側制御用の３０５，３０６と同様の動作
を行うように構成する必要がある。

以上述べた第５図〜第９図に示した例において
は、１データフレームを128タイムスロツトで構
成し、８データフレーム分を蓄積して、64ビツト
並列幅の読出し出力を得ることを想定して、説明
を行つたが、これらの値は、上述した値に限定さ
れることはない。また、上述の例では、２倍呼、
４倍呼の倍速呼の例を扱つたが、この値について
も、拡張が容易に行え、一般にＭ倍速呼が混在し
た場合も同様に扱うことができる。

一方、第３図の構成においては、入側のバツフ
アメモリ３０３および出側のバツフアメモリ３０
４を制御するための、保持メモリ３０５，３０
８、演算回路３０６，３０９を独立してもたせる
構成例を示したが、これらは、第１０図に示す如
く、統合することが可能である。

４００，４０１，４０２は、それぞれ入出制御
用の演算回路、タイムスロツトカウンタ、保持メ
モリを示す。これら各回路は、入出伝送路上の位
相に、それぞれ同期して動作するよう制御する。

また、これまでの説明は、高速度のチヤネルを
有する倍速呼については、第６図に示す如く、１
データフレーム内で、等間隔に、複数のタイムス
ロツトを占有する場合について示したが、この仮
定も本発明の適用方法を制限するものではない。
例えば、第１１図に示す如く、伝送路上での多重
化方法が、倍速呼（２倍，４倍・・・）の場合
に、連続して、１データフレーム内で複数のタイ
ムスロツトを確保する方法が考えられる。例示す
ると、基本呼の場合は、０〜127チヤネルのうち、
１チヤネルのみ使用し、２倍呼の場合は、例え
ば、０，１チヤネルという具合に連続して２チヤ
ネル使用し、４倍呼の場合は、例えば、２，３，
４，５チヤネルという具合に連続して４チヤネル
使用する。この多重化構成の場合には、第１２図
に示すように、入側バツフアメモリ３０３へ、伝
送路データの書込み制御を行うように、入側バツ
フア制御用保持メモリの、各タイムスロツトに対
応するアドレスの内容を更新する必要がある。第
１３図に、この多重化構成の場合の、入側バツフ
ア制御用保持メモリ３０５′の内容の遷移する過
程を示す。第１フイールド〜第３フイールド1F
〜3Fの内容の意味については、第９図に示した
ものと同等である。第４フイールド4Fは、新た
に追加されたフイールドであり、このフイールド
は、倍速呼のデータが、入側バツフアメモリ３０
３上のバツフアエリアの、横方向の異なるアドレ
スに何列にまたがつて格納されているかを計数す
るためのフイールドであり、各種制御用に使用す
る（詳細は第１４図参照）。

第１２図において、それぞれ入側バツフアメモ
リ（）は第１データフレームの書込みを示し、
第は第１・第22データフレームの書込みを示し、
（）は第１〜第４データフレームの書込みを示
し、（）は第１〜第８データフレームの書込み
動作を示す。また第１３図は入側バツフア制御用
保持メモリ３０５′の(a)は初期状態、(b)は１フレ
ーム後、(c)は２フレーム後、(d)は４フレーム後、
(e)は６フレーム後の各状態を示す。

第１２図、第１３図に示すような、入側バツフ
アメモリ、入側バツフア制御用保持メモリの制御
を行うための入側バツフア制御用演算回路３０
６′の構成および動作を第１４図を用いて以下に
説明する。

保持メモリ３０５′において、第１〜第３のフ
イールド1F〜3Fは、前述と同様に第１フイール
ド1Fは入側バツフアの横方向のアドレスに対応
する内容を示し第２フイールド2Fは入側バツフ
アの縦方向のアドレス（ブロツク種別）に対応す
る内容を示し、また3Fは倍速呼の種別に対応す
る内容を示す。そして、保持メモリ３０５′に追
加した第４のフイールド4Fは、５０８でのオー
バーフロー発生（５０５１の加算回路、５０５２
の加算回路の加算結果が８以上の場合）検出回数
の計数結果を格納するために用いる。

５０８で、オーバーフロー検出が行われない場
合は、＋１加算回路５０６０、減算回路５０６１
は減算を行わず、入力値はスルーで通過し、３０
５′の第１フイールド、第４フイールドの当該ア
ドレスに、読出し内容と同一内容が、書込まれる
（第２フイールドは、毎回のアクセス毎に更新さ
れる）。

一方、５０８でオーバーフロー検出が、行われ
た場合には、３０５′の第４フイールドの値に対
して、＋１加算が、５０７２により行われる。こ
の＋１加算結果が、２倍呼の場合は２，４倍呼の
場合は４になつたことを５０７１の一致検出回路
で、検出された場合には、５０７５のアンド論理
回路により第４フイールドの当該アドレスの内容
は０に限定される。また、上述の一致検出が生じ
た場合には、２倍呼の場合は５０７３、４倍呼の
場合は５０７４の回路により、それぞれ、‘2'，
‘4'の指定を行い、５０６１の減算回路に入力す
る。５０６１の減算回路は、（５０６４の数値）−
（５０６３の数値）＋１の減算を行う。５０７２の
＋１加算結果が、２倍呼、または４倍呼の場合
に、それぞれ２，または４の値とならない時は、
５０７２の演算結果が、３０５′の第４フイール
ドの当該アドレスに書込まれる。以上、２倍呼と
４倍呼とが、混在した場合において、動作を説明
したが、一般にＰ倍呼が含まれた場合において
も、同様の回路により対処可能である。

発明の効果 以上説明したように、交換器の通話路で、並列
スイツチングを行うために、複数フレームを格納
するためのバツフアメモリおよび、該バツフアメ
モリを制御するための保持メモリ、演算回路等を
スイツチング動作を行う通話路部の前段、後段に
設けることにより、スイツチ動作速度を大幅に緩
和して、複数の多重化速度系列の混在を前提とし
た多重化伝送路上のデータを交換することが可能
となる。

なお本発明は、特願昭58−140764「時分割回線
チヤネル選択方式」で述べたように、多重回線上
に、周期配置された各種速度クラス毎のチヤネル
のうち、空きチヤネルを複数個組み合わせること
により、伝送路上での任意の帯域割当てを可能に
させるような多重化構成をとるような場合におい
ても、同様に適用可能であり、本発明は、上記実
施例にとどまるものではなく、特許請求の範囲に
記載の範囲内で種々変更可能である。

【図面の簡単な説明】

第１図は従来のメモリスイツチ方式の一例を示
すブロツク図、第２図は従来のバツフアメモリの
動作速度を緩和する方式を示す構成図、第３図は
本発明の並列メモリスイツチ方式の一実施例の構
成図、第４図は本発明におけるデータ多重化形式
の変遷過程の一例を示す図、第５図は本発明にお
ける入側のバツフアメモリへのデータの書込み制
御を、保持メモリ３０５、演算回路３０６の動作
により行うための一実現手段を示す図、第６図は
高速度の端末データについて周期的にタイムスロ
ツトの確保が行われる場合を示すデータフレーム
の構成図、第７図は保持メモリ３０５の動作サイ
クルの使用例を示す図、第８図は本発明の一実施
例において、入側バツフアメモリ３０３の各アド
レスに入側多重伝送路上のデータが８ビツト単位
で書込まれる様子を表示した図、第９図は、第８
図に示したバツフアメモリ３０３の各アドレスへ
の伝送路データの書込みを実現する場合の保持メ
モリ３０５の内容の遷移方法を示す図、第１０図
は本発明の並列メモリスイツチ方式の他の実施例
を示す構成図、第１１図は本発明を適用する他の
多重化方法を示すデータフレームの構成図、第１
２図は第１１図の多重化構成の場合の入側バツフ
アメモリ３０３への伝送路データの書込み制御を
示す図、第１３図は第１１図の多重化構成の場合
の入側バツフア制御用保持メモリ３０５′の内容
の遷移過程を示す図、第１４図は第１２図及び第
１３図に示すような入側バツフアメモリ、入側バ
ツフア制御用保持メモリの制御を行うための入側
バツフアメモリ制御用演算回路を示す図。 １００……（入）多重伝送路、１０１……
（出）多重伝送路、１０２……タイムスロツトカ
ウンタ、１０３……タイムスロツトカウンタ、１
０４……保持メモリ、１０５……（データ）バツ
フアメモリ、２００……（入）多重伝送路、２０
１……（出）多重伝送路、２０２……直並列変換
回路、２０３……並直列変換回路、２０４……多
重化回路（マルチプレクサ）、２０５……（入）
多重化ハイウエイ、２０６……タイムスロツトカ
ウンタ、２０７……（データ）バツフアメモリ
（８ビツト並列）、２０８……保持メモリ、２０９
……（出）多重化ハイウエイ、２１０……分離回
路（デマルチプレクサ）、３００……（入側）ス
ーパー多重ハイウエイ、３００′……（出側）ス
ーパー多重ハイウエイ、３０１……直並列変換回
路、３０２……並直列変換回路、３０３……（入
側）バツフアメモリ、３０４……（出側）バツフ
アメモリ、３０５……（入側バツフア制御用）保
持メモリ、３０５′……（入側バツフア制御用）
保持メモリ、３０６……（入側バツフア制御用）
演算回路、３０６′……（入側バツフア制御用）
演算回路、３０７……タイムスロツトカウンタ、
３０８……（出側バツフア制御用）保持メモリ、
３０９……（出側バツフア制御用）演算回路、３
１０……タイムスロツトカウンタ、３１１……セ
レクタ回路、３１２……セレクタ回路、３１３…
…タイムスロツトカウンタ、３１４……（スイツ
チング制御用）保持メモリ、３１５……（並列ス
イツチング用）バツフア、４００……演算回路、
４０１……タイムスロツトカウンタ、４０２……
保持メモリ、５０１……（書込みブロツク指示
用）デコーダ、５０２……‘32'指示回路、５０
３……‘64'指示回路、５０４……デコーダ、５
０５１……＋４加算回路、５０５２……＋２加算
回路、５０５３……＋１加算回路、５０６……
MOD128の加算回路、５０７……アンド論理回
路、５０８……オーバーフロー検出回路、５０６
０……＋１加算回路、５０６１……減算回路、５
０７１……一致検出回路、５０７２……＋１加算
回路、５０７３……２指定回路、５０７４……‘
4'指定回路、５０７５……アンド論理回路。

Claims (1)

【特許請求の範囲】
1. １ データ蓄積用のバツフアメモリおよび該バツ
   フアメモリへのアクセスアドレスを格納する保持
   メモリを備え、入多重伝送路上のタイムスロツト
   で運ばれるデータを出多重伝送路上の任意のタイ
   ムスロツトで運ばれるデータにタイムスロツト変
   換するメモリスイツチ方式において、さらに複数
   フレーム分のデータ蓄積用バツフアメモリ、該複
   数フレーム分のデータ蓄積用バツフアメモリを制
   御するための第２の保持メモリおよび該第２の保
   持メモリの内容を更新する演算制御部を備え、入
   多重伝送路上で、１フレーム内に１タイムスロツ
   トを与えられた基本速度のデータおよび１フレー
   ム内に複数のタイムスロツトを与えられた高速度
   のデータを、複数フレームに渡つて蓄積し、該蓄
   積データを一括して並列スイツチングすることを
   特徴とする並列メモリスイツチ方式。