JPH0315948A

JPH0315948A - アドレスバス試験方式

Info

Publication number: JPH0315948A
Application number: JP1151665A
Authority: JP
Inventors: Masaaki Suzuki; 鈴木　政章
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-13
Filing date: 1989-06-13
Publication date: 1991-01-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、コンピュータのアドレスバス試験方式に関す
る。

〔従来の技術〕

従来、この種のアドレスバス試験は、プログラムを実行
する中央処理装置とプログラムを格納する記憶回路と各
種入出力制御装置から構成され、アドレスバスのあるｂ
ｉｔが”　ｏ　”あるいは″１”に固定される障害を、
中央処理装置から記憶回路のある番地にＤａｔａを書き
込み、次にＤａｔａを読み出して、書き込んだＤａｔａ
と比較することでアドレスバスの試験を行っていた。

〔発明が解決しようとする問題点〕

上述した従来のアドレスバスの試験は障害が発生した場
合、障害箇所が記憶回路．データパス，アドレスバスの
いずれかを判断することができなかった。特にＷＯＲＫ
エリアがプログラムエリアより老番地のとき、プログラ
ムエリアで使用していないアドレスのＢｉｔをＷＯＲＫ
エリアのアドレスで使用していると、このＢｉｔが異常
でもプログラムは見かけ上正常動作するという欠点がる
る。例えば、プログラムエリアがＯ番地から１０００（
Ｈ）番地（アドレスバス２１２Ｂｉｔのみ“１”）ＷＯ
ＲＫエリアが１００１　（Ｈ）番地（アドレスバス２　
’　２＋　２　’　Ｂ　ｉｔが“１”〉から３０００　
（Ｈ）番地（アドレスバス２１３２１２Ｂｉｔが“１”
）のプログラムにおいては、アドレスバス２１３Ｂｉｔ
が“Ｏ”に固定される障害のとき、プログラムエリアで
は２１２Ｂｉｔは゜゛Ｏ″のままで正常動作するがプロ
グラムエリアからＷＯＲＫエリアの３０００　（Ｈ）番
地の内容を読み出したとき２１３Ｂｉｔが“０“に固定
されているので、１０００　（Ｈ）番地の内容を読み出
し、異常Ｄａｔａで動作してしまうことになる。

〔問題点を解決するための手段〕

本発明のアドレスバス試験方式は、プログラムを実行す
る中央処理装置と、プログラムを格納する記憶回路と、
各種入出力制御装置からのアドレスバス信号と入出力制
御装置からの信号との比較を行う比較回路と、比較回路
の結果を保持するフリップフロップと、結果を保持する
ための各種タイミング信号を出力する制御信号発生回路
により構成され、アドレスバスにＯ番地とアドレスバス
がすべて“′１”になる番地を設定し、入出力装置から
の信号線とアドレスバス信号との比較を行うことを有し
ている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の一実施例である。図において、中央処
理装置１，記憶回路２，入出力制御装置３，比較回路４
，制御信号発生回路５，フリップフロップ６，７，ＡＮ
Ｄ回路８，信号反転回路９，１０．１１，アドレスバス
線１２．データパス線１３．メモリリクエスト線１４，
ＩＯリクエスト線１５，リード線１６，ライト線１７メ
モリリード線１８，メモリライト線１９，ＩＯリード線
２０，工○ライト線２１，マシンサイクルｉｔ！！２２
，結果出力線２３，２８．比較データ線２４，ゲート線
２５，２７，結果保持線２６により構成されている。

第２図は記憶回路２に格納されているプログラムの処理
フローを示す図である。中央処理装置１は記憶回路２か
らプログラムを順次ロードし実行していく。第２図ステ
ップ３０は中央処理装置１内部のレジスターにアドレス
Ｏ番地を設定する。

第２図ステップ３１のプログラムは命令コードを記憶回
路２からリードするため、中央処理装置１内のプログラ
ムカウンターの内容が出力される様にアドレスバス線１
２にプログラムカウンターの内容を送出する。次に中央
処理装置１はプログラムカウンターで示す記憶回路２の
内容をリードするため、メモリリクエスト線１４，リー
ド線１６，マシンサイクル１線２２に信号を送出する。

メモリリクエスト線１４，リード線１６の信号は、制御
信号発生回路５に入力され、メモリリード信号に変換さ
れメモリリード線１８を通り記憶回路２に入力される。

記憶回路２はこの信号を受信するとデータパス線１３に
記憶回路の内容（命令コード）を送出し、中央処理装置
１はこの命令コードを受信し、出力命令であることを知
る。出力命令であると、出力装置のアドレスを記憶回路
２からリードするため、中央処理装置１はアドレスバス
線１２にプログラムカウンター＋１のアドレスを送出す
るとすぐに、メモリリクエスト線１４，リード線１６に
信号を送出する。（このときはマシンサイクル１線２２
に信号は送出されない。このマシンサイクル１線２２の
信号は命令コードをリードするときだけ送出する信号で
ある。〉これらの信号は制御信号発生回路５によりメモ
リリード信号に変換され、メモリリード線１８を通り、
記憶回路２からは、データパス線１３に記憶回路の内容
が送出され、中央処理装置１がリードする。

中央処理装置１で出力装置のアドレスが分かると、中央
処理装置１はアドレス線１２にすでにリードされている
出力装置のアドレスを送出し、次いでデータパス線１３
に第２図ステップ３１に示す比較データ○とゲートＯＮ
データを送出し、次にエ／○リクエスト線１６，ライト
線１８に信号を送出する。この信号は制御信号発生回路
５によりメモリリード信号に変換されメモリリード線１
８を通り、記憶回路２に入力されると同時にＡＮＤ回路
８にも入力される。記憶回路２は０番地の内容を、デー
タバス１３に送出し、中央処理装置ｌでリードするがこ
の内容はプログラム上無効としている。また、メモリリ
ードのみでプログラムには何ら影響を与えない。一方Ａ
ＮＤ回路８に入力されたメモリリード信号はすでに入出
力制御装置３に設定されたゲートＯＮ信号によりフリッ
プフロップ７のリセットが解除され、フリツプフロツブ
７の出力信号はゲート線２７，信号反転回路１１を通り
、ＡＮＤ回路８のゲートをＯＮとしているのでＡＮＤ回
路８に出力され結果保持線２６に出力される。このとき
すでにアドレスバス線１２にはＯ番地が出力されていて
、このアドレスＯ番地は比較回路４にも入力されており
比較データ線２４を通った信号Ｏと比較回路４で比較さ
れ正常ならＯ，異常なら１が結果出力線２８に出力さ扛
、フリップフロップ６に入力されていて、この信号は結
果ラッチ線２６に出力された信号によりフリップフロッ
プ６に設定され、結果出力線２３を通り入出力制御装置
３に入力される．一方、結果ラッチ線２６を通った信号は信号反転回路１
０を通りフリップフロップ７を動作させる。フリップフ
ロップ７の出力信号はゲート線２７を通り信号反転回路
１１を通りＡＮＤ回路８のゲートをＯＦＦする。次に第
２図ステップ３３のプログラムで結果をリードするため
、中央処理装置１は前記通り命令コードを記憶回路２か
らリードし入力命令と判断し、さらに記憶回路２の内容
をリードし入力装置アドレスを知り、アドレスバス線ｌ
２に入力装置アドレスを送出し、次にＩＯリクエスト線
１５．リード線１６に信号を送出、この信号は信号発生
回路５において、■○リード信号に変換され、ＩＯリー
ド線２０に出力され入出力制御装置３に入力される。ア
ドレスバス線に出力された入力装置アドレスでアドレス
マッチがとれた入出力制御装置３は、前記の■○リード
信号により結果出力線２３からのデータをデータパス線
１３に出力し、この結果を中央処理装置ｌがリードする
。第３図ステップ３４により、結果の判断を行なって異
常なら第２図ステ・ンプ４２の異常処理を実行する。ま
た正常なら第２図ステ・ンブ３５でゲー１−　Ｏ　Ｆ　
Ｆするため、前記した第２図ゲートＯＮの要領でゲート
をＯＦＦすると入出力制御装置３のゲート線２５がＯＦ
ＦされＡＮＤ回路８がゲートＯＦＦ，フリツプフロツプ
６．７がリセット状態となり回路は動作可能となる。

上記により、アドレスバス線１２にＯ番地を設定し、比
較データをＯに設定して比較することによってアドレス
バス線１２の１に固定される障害が分かる。一方第２図
ステップ３６〜４１の動作は第２図ステップ３０〜３５
と同様に行なわれ、アドレスバス線１２にＦＦＦＦ番地
を設定し比較データ１を設定し比較することでアドレス
バス線１２の０に固定される障害が分かる。

〔発明の効果〕

以上説明したように、本発明は、アドレスバス信号を比
較する比較回路と、結果を保持するためのフリップフロ
ツブ回路およびタイミングの制御を行なう制御信号発生
回路を追加するのみで、従来回路を何ら変更することな
く従来機能の延長として、アドレスバス試験の結果を判
断するプログラムを追加するだけで、プログラムの異常
動作，アドレスバスの障害を速やかに試験できる効果が
ある。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は本
発明の実施例を動作させるプログラムの処理フローを示
す図である。図において、１・・・中央処理装置、２・・・記憶回路
、３・・・入出力制御装置、４・・・比較回路、５・・
・制御信号発生回路、６，７・・・フリップフロップ、
８・・・ＡＮＤ回路、９，１０．１１・・・信号反転回
路、１２・・・アドレスバス線、１３・・・データパス
線、１４・・・メモリリクエスト線、１５・・・工○リ
クエスト線、１６・・・リード線、１７・・・ライト線
、１８・・・メモリリード線、１つ・・・メモリライト
線、２０・・・ＩＯリード線、２１・・・■０ライト線
、２２・・・マシンサイクル１線、２３・・・結果出力
線、２５・・・ゲート線、２６・・・結果保持線、２７
・・・ゲート線、２８・・・結果出力線。

Claims

【特許請求の範囲】

プログラムを実行する中央処理装置と、前記プログラム
を格納する記憶回路と、入出力制御装置と、前記中央処
理装置からのアドレスバス信号と前記入出力制御装置か
らの信号との比較を行う比較回路と、前記比較回路の結
果を保持するフリップフロップと、結果を前記中央処理
装置からの制御情報に従って前記記憶回路、入出力制御
装置、比較回路、フリップフロップの制御を行なう制御
信号発生回路とより構成され、前記アドレスバスに０番
地とアドレスバスがすべて１になる番地を順次設定し、
前記入出力制御装置からの信号線とアドレスバス信号と
の比較を行いアドレスバスの試験を行うことを特徴とす
るアドレスバス試験方式。