JPH03113659A - キャッシュメモリ試験方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に使用される中央処理装置であ
るマイクロプロセッサに内蔵される命令キャッシュメモ
リの試験方法に関するものである。

〔従来技術〕

第４図はマイクロプロセッサを使用した情報処理装置の
構成を示すブロック図である。図示するように、情報処
理装置は、マイクロプロセッサ１、データキャシュメモ
リ２、主記憶メモリ３及び入出力装置４を具備する。

第５図は従来の命令キャッシュメモリ試験回路を持った
マイクロプロセッサの構成を示すブロック図である。即
ち第５図は第４図のマイクロプロセッサ１に該当する。

第５図において、５は演算回路、６は命令キャッシュメ
モリ、７はアドレス切換回路、８はテストアドレスレジ
スタ、１００は命令用アドレスバス、１０１は命令用デ
ータバス、１０２はデータ用アドレスバス、１０３はデ
ータ用データバスである。

上記構成のマイクロプロセッサにおいて、先ず命令を命
令キャッシュメモリ６より読み出す動作について説明す
る。演算回路５より命令用アドレスバス１００に命令ア
ドレスが出力きれ、この命令アドレスはアドレス切換回
路７を通って命令キャッシュメモリ６に入力される。命
令キャッシュメモリ６は命令アドレスで指定された命令
を命令用データバス１０１を通して演算回路５へ出力す
る。

次に、命令キャッシュメモリ６の試験について説明する
。演算回路５よりデータ用データバス１０３にテストア
ドレスが出力され、テストアドレスレジスタ８にセット
される。テストアドレスレジスタ８にセットされたテス
トアドレスはアドレス切換回路７を通って命令キャッシ
ュメモリ６に入力される。次に演算回路５よりデータ用
データバス１０３にテストデータが出力され、このデー
タを命令キャッシュメモリ６に書き込む。書き込んだ後
キャッシュデータを読み出し、データ用データバス１０
３を通して演算回路５に入力される。これらの動作は全
てマイクロプロセッサ１の内部で処理諮れており、外部
からはデータがわからない。そのため、チェックしたい
データを演算回路５からデータ用データバス１０３を通
してマイクロプロセッサ外部に出力し、このデータをチ
ェックする。テストアドレスを順次更新し、命令キャッ
シュメモリ６の全体をライト、リード、チェックし、試
験を行なう。

〔発明が解決しようとする課題〕

しかしながら上記従来の命令キャッシュメモリの試験方
法では、命令キャッシュメモリ６のアドレスにアドレス
切換回路７が接続されているため、キャッシュアクセス
が遅れ、マイクロプロセッサ１を高速動作許せにくくな
ってしまうという問題−がある。また、アドレス切換回
路７やテストアドレスレジスタ８が必要なこと及び制御
が複雑になり、ハード量が増えてしまうという問題があ
った。

本発明は上述の点に鑑みてなされたもので、上記欠点を
Ｍ消できるキャッシュメモリの試験フコ法を提供するこ
とにある。

〔課題を解決するための手段〕

上記課題を解決するため本発明は、試験モードを設定す
る手段と、試験モードの指定により前記命令キャッシュ
メモリから読み込んだ命令の解読・実行を変更する手段
と、命令キャッシュメモリより読み込んだ内容をマイク
ロプロセッサの外部に出力する手段とを有し、マイクロ
プロセッサの外部で内蔵の命令キャッシュメモリのチェ
ックができるようにしたことを特徴とする。

〔作用〕

キャッシュメモリの試験方法を上記の如く行なうことに
より、本来命令を実行するのに必要な機構を利用し、命
令解読に試験モード信号を追加するだけで、試験のため
にハードウェアを殆ど追加することなく、且つキャッシ
ュアクセスが遅くなることなく命令キャッシュメモリの
試験が可能となる。

〔実施例〕

以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明に係るキャッシュメモリ試験方法を実施
するマイクロプロセッサの構成を示すブロック図、第２
図は演算回路５の構成を示すブロック図である。第１図
及び第２図において、第４図及び第５図と同じ符号を付
した部分は同一部分を示す。第２図において、９は命令
レジスタ、１０は命令解読器、１１は汎用レジスタ、１
２はプログラムシーケンサ、１３，１４，１５．１６は
ゲート、１７は演算器、１８，１９．２０はレジスタ、
２１はゲートである。

第３図はこのマイクロプロセッサの実行する命令の一部
を示す図であり、キャッシュメモリの試験はこれらの命
令を実行する機構を利用して行なわれるものであるから
、まず第３図の命令を実行する動作から説明する。

これらの命令を実行するため、信号１０４をＯとして試
験モードをオフとする。ＡＤ全命令、５Ｏ９Ｓ１で指定
した汎用レジスタ１１の内容を加算し、Ｄで指定した汎
用レジスタに格納する加算命令である。プログラムシー
ケンサ１２で生成された命令アドレスは命令用アドレス
バス１００に出力され、命令キャッシュメモリ６に入力
される。命令は命令キャッシュメモリ６より命令用デー
タバス１０１に出力され、命令レジスタ９にセットされ
る。命令コードは信号１０５により命令解読器１０へ入
力され、汎用レジスタ１１へ信号１０６〜１０８により
アドレスが入力される。

命令解読器１０は信号１１０〜１１２を１として、出力
ゲート１３，１５をオンとし、出力ゲート１４．１６を
オフとする。汎用レジスタ１１の出力はバス１１３及び
バス１１４、ゲート１３゜バス１１８を通って演算器１
７で加算され、バス１１５、ゲート１５．バス１１７を
通って汎用レジスタ１１に書き込まれ、ＡＤ命令動作は
完了する。次にＳＴ全命令ついて説明する。

ＳＴ全命令、Ｘで指定された汎用レジスタ１１の内容と
即値工を加算し、その結果をメモリアドレスとし、Ｓで
指定された汎用レジスタ１１の内容をこのメモリアドレ
スで指定した主記憶メモリ（第４図参照）にライトする
命令である。命令が命令レジスタ９にセットされるまで
は、ＡＤ全命令同じである。命令コードが信号１０５に
より命令解読器１０に入力され、汎用レジスタ１１へ信
号１０６〜１０８によりアドレスが入力され′る。

命令解読器１０は信号１１１を０、信号１２０を１とし
て出力ゲート１４及び出力ゲート２１をオンとし、出力
ゲート１３をオフとする。汎用レジスタ１１の出力バス
１１３と命令レジスタ９の出力信号１０９が演算器１７
で加算され、レジスタ１８にセットされる。また、汎用
レジスタ１１の出力１１４はレジスタ１９にセットされ
る。レジスタ１８の内容はデータ用アドレスバス１０２
へ、レジスタ１９の内容はゲート２１を通ってデータ用
データバス１０３へ出力きれ、マイクロプロセッサ内部
のＳＴ命令動作は完了する。

ＬＤ命令は、ＳＴ全命令データの流れが逆に動作するも
ので、主記憶メモリの内容をＤで指定した汎用レジスタ
に格納する命令である。命令解読器１０は信号１１０を
１、信号１１１を０、信号１１２を０１信号１２０を０
とし、ＳＴ全命令同様にデータ用アドレスバス１０２ヘ
メモリアドレスを出力する。−実生記憶メモリの内容は
データ用データバス１０３、レジスタ２０．ゲート１６
を通って汎用レジスタ１１へ格納される。

次に、信号１０４を１として試験モードの動作を説明す
る。信号１０４が１となって、命令解読器１０に入力さ
れると、該命令解読器１ｏは信号１０５の命令フードが
どんな値になっても信号１１０．１１１に０を出力し続
け、ゲート１３をオフとし、ゲート１４をオンとする。

命令レジスタ９の内容、即ち、命令キャッシュメモリ６
から読み出された内容は、バス１０９及びゲート１４を
通って演算器１７に入力され、演算器１７はこのデータ
をそのまま出力し、レジスタ１８にセットする。レジス
タ１８の内容はデータ用アドレスバス１０２を通ってマ
イクロプロセッサの外に出力される。

次にプログラムシーケンサ１２は次のアドレスを生成す
る。即ち、命令レジスタ９に格納されている命令アドレ
スに１を加えた値を命令用アドレスバス１００に出力し
、命令キャッシュメモリ６をアクセスし、次の命令を読
み出し、命令レジスタ９に格納する。この命令も同様に
データ用アドレスバス１０２へ出力される。こうして次
々と命令−キャッシュメモリ６を読み出し。データ用ア
ドレスバス１０２、即ちマイクロプロセッサの外部に出
力する。この出力を外部でチェックすれば命令キャッシ
ュメモリ６の試験が可能となる。上記の如く命令解読器
１０に信号１０４による試験モードを追加するだけで、
命令キャッシュメモリー６の試験が可能となる。

・〔発明の効果〕 以上説明したように本発明によれば、マイクロプロセッ
サの本来の命令を実行するのに必要な機構を利用し、命
令解読器に試験モード信号を追加するだけで、試験のた
めにハードウェアを殆ど追加することなく、且つキャッ
シュアクセスが遅くなることもなく、命令キャッシュメ
モリの試験が可能となるという優れた効果が得られる。

【図面の簡単な説明】

第１図は一本発明に係るキャッシュメモリ試験方法を実
施するマイクロプロセッサの構成を示すブロック図、第
２図は第１図の演算回路５の構成を示すブロック図、第
３図はマイクロプロセッサの命令の一部を示す図、第４
図はマイクロプロセッサを使用した情報処理装置の構成
を示すブロック図、第５図は従来の命令キャッシュメモ
リ試験回路を持ったマイクロプロセッサの構成を示すブ
ロック図である。 図中、１・・・・マイクロプロセッサ、２・・・・デー
タキャシュメモリ、３・・・・主記憶メモリ、４・・・
・入出力装置、５・・・・演算回路、６・・・・命令キ
ャッシュメモリ、７・・・・アドレス切換回路、８・・
・・テストアドレスレジスタ、９・・・・命令レジスタ
、１０・・・・命令解読器、１１・・・・汎用レジスタ
、１２・・・プログラムシーケンザ、１３，１４，１５
゜１６・・・・ゲート、１７・・・・演算器、１８，１
９゜２０・・・・レジスタ、２１・・・・ゲート。

Claims (1)

1. 【特許請求の範囲】 命令キャッシュメモリを内蔵したマイクロプロセッサに
   おいて、 試験モードを設定する手段と、 試験モードの指定により前記命令キャッシュメモリから
   読み込んだ命令の解読・実行を変更する手段と、 命令キャッシュメモリより読み込んだ内容をマイクロプ
   ロセッサの外部に出力する手段とを有し、 マイクロプロセッサの外部で内蔵の命令キャッシュメモ
   リのチェックをすることを特徴とするキャッシュメモリ
   試験方法。