JPH0782407B2 - マイクロプロセッサのリセット処理方法 - Google Patents
マイクロプロセッサのリセット処理方法Info
- Publication number
- JPH0782407B2 JPH0782407B2 JP63321290A JP32129088A JPH0782407B2 JP H0782407 B2 JPH0782407 B2 JP H0782407B2 JP 63321290 A JP63321290 A JP 63321290A JP 32129088 A JP32129088 A JP 32129088A JP H0782407 B2 JPH0782407 B2 JP H0782407B2
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- JP
- Japan
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- reset
- microprocessor
- level
- signal
- reset level
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Description
【発明の詳細な説明】 ［概要］ マイクロプロセッサを用いて制御を行う電子機器におけ
るマイクロプロセッサのリセット処理方法に関し、 電子機器の動作中にリセットが発生した時に動作状態を
保持したままでリセット動作を行うことができるマイク
ロプロセッサのリセット処理方法を提供することを目的
とし、 リセットを実行すべき異常状態を表す信号の発生に応じ
て各信号に対して割当てられたリセットレベル情報をリ
セットレベル設定回路に設定し、続いてリセット信号を
マイクロプロセッサに出力するリセット制御回路を備
え、マイクロプロセッサはリセットレベルアクセス手段
によりリセットレベルアドレスにアクセスし、リセット
レベル読取手段によりリセットレベルを読取り、実行ア
ドレス設定手段により読取ったリセットレベルに応じて
分岐先アドレスが設定されるよう構成する。
るマイクロプロセッサのリセット処理方法に関し、 電子機器の動作中にリセットが発生した時に動作状態を
保持したままでリセット動作を行うことができるマイク
ロプロセッサのリセット処理方法を提供することを目的
とし、 リセットを実行すべき異常状態を表す信号の発生に応じ
て各信号に対して割当てられたリセットレベル情報をリ
セットレベル設定回路に設定し、続いてリセット信号を
マイクロプロセッサに出力するリセット制御回路を備
え、マイクロプロセッサはリセットレベルアクセス手段
によりリセットレベルアドレスにアクセスし、リセット
レベル読取手段によりリセットレベルを読取り、実行ア
ドレス設定手段により読取ったリセットレベルに応じて
分岐先アドレスが設定されるよう構成する。
［産業上の利用分野］ 本発明はマイクロプロセッサを用いて制御を行う電子機
器におけるマイクロプロセッサのリセット処理方法に関
する。
器におけるマイクロプロセッサのリセット処理方法に関
する。
近年、マイクロプログラムにより制御を行う技術は、産
業用から家庭用までの各種の電子機器において広く利用
されている。そのようなマイクロプロセッサによる制御
を行う機器において、マイクロプロセッサ（MPUと略称
される）に異常が発生した場合、そのMPUにリセット行
い、MPUを初期化する動作が行われる。MPUは、そのリセ
ットを終了すると、RAM（ランダムアクセスメモリ）お
よび外部レジスタの内容を全てクリアしてその後制御開
始する。
業用から家庭用までの各種の電子機器において広く利用
されている。そのようなマイクロプロセッサによる制御
を行う機器において、マイクロプロセッサ（MPUと略称
される）に異常が発生した場合、そのMPUにリセット行
い、MPUを初期化する動作が行われる。MPUは、そのリセ
ットを終了すると、RAM（ランダムアクセスメモリ）お
よび外部レジスタの内容を全てクリアしてその後制御開
始する。
このため、リセットが行われるような異常が発生する
と、リセット動作によりMPUの内部状態が全て失われる
という不都合が発生しており、その改善が望まれてい
る。
と、リセット動作によりMPUの内部状態が全て失われる
という不都合が発生しており、その改善が望まれてい
る。
［従来の技術］ 機器の状態や、環境状態を表す信号を入力して対応する
制御信号を出力する機能をマイクロプロセッサにより行
う電子機器においては、MPUの異常状態（例えば、入力
データのパリティエラー発生など）が検出された時にMP
Uのリセット端子にリセット信号が入力される構成がと
られている。その場合、MPUには通常リセット端子が１
つしか設けられてなく、リセット端子にリセット入力が
到来するとMPUの動作を停止させる。すなわち、アドレ
スバスやデータバスを高インピーダンス状態にし、割り
込みを受付不能とし出力制御信号を不動作状態とする。
制御信号を出力する機能をマイクロプロセッサにより行
う電子機器においては、MPUの異常状態（例えば、入力
データのパリティエラー発生など）が検出された時にMP
Uのリセット端子にリセット信号が入力される構成がと
られている。その場合、MPUには通常リセット端子が１
つしか設けられてなく、リセット端子にリセット入力が
到来するとMPUの動作を停止させる。すなわち、アドレ
スバスやデータバスを高インピーダンス状態にし、割り
込みを受付不能とし出力制御信号を不動作状態とする。
そして、リセットした信号が解除されると、MPUは自動
的に初期化動作を行い、無条件に主記憶装置であるRAM
（ランダムアクセスメモリ）や外部レジスタなどの内容
をクリアしてイニシァルプログラムローディング動作を
行う構成となっており、この動作は電源オン時に実行さ
れる処理と同様の内容である。
的に初期化動作を行い、無条件に主記憶装置であるRAM
（ランダムアクセスメモリ）や外部レジスタなどの内容
をクリアしてイニシァルプログラムローディング動作を
行う構成となっており、この動作は電源オン時に実行さ
れる処理と同様の内容である。
［発明が解決しようとする課題］ 上記したように従来の技術によれば、マイクロプロセッ
サはセット信号が入力されると、リセットされてRAMや
レジスタの内容を全てクリアしてしまうため、MPUによ
り制御される電子機器がダウンして動作停止することに
なり、その後リセットが解除しても、MPUは電源オンと
同様の初期化処理の過程を経て動作を再開する必要があ
る。
サはセット信号が入力されると、リセットされてRAMや
レジスタの内容を全てクリアしてしまうため、MPUによ
り制御される電子機器がダウンして動作停止することに
なり、その後リセットが解除しても、MPUは電源オンと
同様の初期化処理の過程を経て動作を再開する必要があ
る。
そのため、リセット動作によりMPUで制御される電子機
器への信頼性が損なわれるという問題があった。
器への信頼性が損なわれるという問題があった。
本発明は電子機器の動作中にリセットが発生した時に動
作状態を保持したままでリセット動作を行うことができ
るマイクロプロセッサのリセット処理方法を提供するこ
とを目的とする。
作状態を保持したままでリセット動作を行うことができ
るマイクロプロセッサのリセット処理方法を提供するこ
とを目的とする。
［課題を解決するための手段］ 第１図は発明１の原理的構成図、第２図は発明２の原理
的構成図である。
的構成図である。
第１図において、10はマイクロプロセッサ（以下MPUと
いう）、11はリセット制御回路、12はMPU異常検出回
路、13はリセットレベル設定回路、101はリセットレベ
ルアクセス手段、102はリセットレベル読取手段、103は
実行アドレス設定手段を表す。
いう）、11はリセット制御回路、12はMPU異常検出回
路、13はリセットレベル設定回路、101はリセットレベ
ルアクセス手段、102はリセットレベル読取手段、103は
実行アドレス設定手段を表す。
第２図において、20はマイクロプロセッサ２（以下MPU2
という）,21はマイクロプロセッサ１（以下MPU1とい
う）、220,221は異常検出回路、230,231はリセットレベ
ル設定回路、240,241はリセット指示回路を表し、MPU1
の211はリセットレベル設定手段、212はリセット指示手
段、MPU2の201〜203は上記第１図の101〜103と同様の手
段である。
という）,21はマイクロプロセッサ１（以下MPU1とい
う）、220,221は異常検出回路、230,231はリセットレベ
ル設定回路、240,241はリセット指示回路を表し、MPU1
の211はリセットレベル設定手段、212はリセット指示手
段、MPU2の201〜203は上記第１図の101〜103と同様の手
段である。
本発明はMPUの異常に対応してリセットレベルが設定さ
れる回路を設け、MPUにリセットをかける前にリセット
レベル設定回路に設定データをセットし、MPUはリセッ
ト解除後にそのリセットレベルに対応したリセット動作
を行うものである。
れる回路を設け、MPUにリセットをかける前にリセット
レベル設定回路に設定データをセットし、MPUはリセッ
ト解除後にそのリセットレベルに対応したリセット動作
を行うものである。
［作用］ 第１図に示す発明１の構成の作用を説明する。
MPU10に異常が発生すると異常を表す複数の信号の中の
１つがMPU異常検出回路12に供給され、その信号はリセ
ット制御回路11へ出力される。リセット制御回路11はMP
U異常検出回路12からの異常信号に応じてレベルを識別
して、リセットレベル設定回路13にレベルデータを設定
して、MPU10に供給し、続けてMPU10のリセット端子にリ
セット信号を出力する。
１つがMPU異常検出回路12に供給され、その信号はリセ
ット制御回路11へ出力される。リセット制御回路11はMP
U異常検出回路12からの異常信号に応じてレベルを識別
して、リセットレベル設定回路13にレベルデータを設定
して、MPU10に供給し、続けてMPU10のリセット端子にリ
セット信号を出力する。
MPU10はリセット信号を受け取ると、動作を停止し、リ
セット解除されるとリセットレベルアクセス手段101に
よりリセット時のアドレスにアクセスする。そのアクセ
スの結果リセットレベル読取手段102が動作し、リセッ
トレベル設定回路13の読取りが行われる。次に実行アド
レス設定手段103は、この読取られたリセットレベルに
対応した実行アドレスを設定し、リセットレベルに対応
したルーチンに分岐して、処理が行われる。
セット解除されるとリセットレベルアクセス手段101に
よりリセット時のアドレスにアクセスする。そのアクセ
スの結果リセットレベル読取手段102が動作し、リセッ
トレベル設定回路13の読取りが行われる。次に実行アド
レス設定手段103は、この読取られたリセットレベルに
対応した実行アドレスを設定し、リセットレベルに対応
したルーチンに分岐して、処理が行われる。
第２図に示す発明２の原理的構成は、第１図の構成にお
いてリセット制御回路11で行われる機能がMPU1（21）に
より実行される点と、MPU1とMPU2はそれぞれ相手装置か
らの異常信号を受け取った時にリセット動作のための制
御を互いに実行する構成を備える点に特徴がある。ただ
し、第２図には、MPU2に異常が発生した時に、MPU1がリ
セットレベル設定などの制御の動作を行い、MPU2がリセ
ット処理を実行する場合における、各MPUの技術手段が
示されている。
いてリセット制御回路11で行われる機能がMPU1（21）に
より実行される点と、MPU1とMPU2はそれぞれ相手装置か
らの異常信号を受け取った時にリセット動作のための制
御を互いに実行する構成を備える点に特徴がある。ただ
し、第２図には、MPU2に異常が発生した時に、MPU1がリ
セットレベル設定などの制御の動作を行い、MPU2がリセ
ット処理を実行する場合における、各MPUの技術手段が
示されている。
第２図の作用を説明すると、MPU2に異常が発生すると、
その異常信号はバスを介して異常検出回路221にセット
される。その異常検出回路221はMPU1により読取られ
る。
その異常信号はバスを介して異常検出回路221にセット
される。その異常検出回路221はMPU1により読取られ
る。
MPU1は異常検出回路221の内容に応じて異常レベルを識
別し、リセットレベル設定手段211によりリセットレベ
ル設定回路231にレベルデータを設定する。次いで、リ
セット指示手段212が動作して、リセット指示回路241を
セットする。リセット指示回路241がセットされると、
その出力はMPU2のリセット端子へのリセット入力信号と
なる。MPU2はこれにより、動作を停止し、リセットが解
除されると、以後第１図のMPU（10）と同様の各手段201
〜203により処理が行われる。その際、リセットレベル
読取手段202は、MPU1により設定されたリセットレベル
設定回路231の内容を読取る。
別し、リセットレベル設定手段211によりリセットレベ
ル設定回路231にレベルデータを設定する。次いで、リ
セット指示手段212が動作して、リセット指示回路241を
セットする。リセット指示回路241がセットされると、
その出力はMPU2のリセット端子へのリセット入力信号と
なる。MPU2はこれにより、動作を停止し、リセットが解
除されると、以後第１図のMPU（10）と同様の各手段201
〜203により処理が行われる。その際、リセットレベル
読取手段202は、MPU1により設定されたリセットレベル
設定回路231の内容を読取る。
なお、MPU1に障害が発生した場合、異常検出回路220に
異常信号が決定され、MPU2によりリセットレベル設定回
路230にレベルが設定され、リセット指示回路240にリセ
ット指示がセットされることになる。
異常信号が決定され、MPU2によりリセットレベル設定回
路230にレベルが設定され、リセット指示回路240にリセ
ット指示がセットされることになる。
［実施例］ 第３図は発明１の実施例構成図、第４図は実施例の処理
フロー図、第５図はリセット制御回路の構成例を示す
図、第６図は発明２の実施例構成図、第７図は相手MPU
の処理フロー図である。
フロー図、第５図はリセット制御回路の構成例を示す
図、第６図は発明２の実施例構成図、第７図は相手MPU
の処理フロー図である。
第３図において、30はMPU（マイクロプロセッサ）、31
はMPUのリセット制御回路、32はMPUの異常検出回路、33
はリセットレベルレジスタ、36はインタフェース（IFで
表示）、37は制御対象である電子機器を表す。
はMPUのリセット制御回路、32はMPUの異常検出回路、33
はリセットレベルレジスタ、36はインタフェース（IFで
表示）、37は制御対象である電子機器を表す。
第３図の実施例の動作を第４図に示す処理フロー図を参
照しながら説明する。
照しながら説明する。
第３図のMPU30において、内部回路の何れかで異常が発
生すると、対応する異常状態を表す出力がMPUの異常検
出回路32に入力される。MPUの異常検出回路32はその異
常入力に対応する信号をMPUのリセット制御回路31に出
力する。
生すると、対応する異常状態を表す出力がMPUの異常検
出回路32に入力される。MPUの異常検出回路32はその異
常入力に対応する信号をMPUのリセット制御回路31に出
力する。
MPUリセット制御回路31はその信号を受け取ると、リセ
ットレベルを識別して、識別結果に応じてリセットレベ
ル（１〜ｋ）の１つの出力線を“1"にしてリセットレベ
ルレジスタ33にセットする。次いで、MPUのリセット制
御回路31はリセット信号をMPU30に出力する。第４図に
おいて、MPU30はリセット信号が入力されてリセット状
態（停止状態）になった後、リセット解除される（ステ
ップ41）。すると直ちにリセットレベルにジャンプする
（ステップ42）。このリセットレベルはメモリの予め設
定されたアドレス（通常FFFE（Ｈ）〜FFFF（Ｈ）：
（Ｈ）は16進数を表す）である。
ットレベルを識別して、識別結果に応じてリセットレベ
ル（１〜ｋ）の１つの出力線を“1"にしてリセットレベ
ルレジスタ33にセットする。次いで、MPUのリセット制
御回路31はリセット信号をMPU30に出力する。第４図に
おいて、MPU30はリセット信号が入力されてリセット状
態（停止状態）になった後、リセット解除される（ステ
ップ41）。すると直ちにリセットレベルにジャンプする
（ステップ42）。このリセットレベルはメモリの予め設
定されたアドレス（通常FFFE（Ｈ）〜FFFF（Ｈ）：
（Ｈ）は16進数を表す）である。
次にこのリセットレベルのアドレスの命令をアクセスす
ると（ステップ43）、そこにリセットレベルレジスタ33
をリードする命令が格納されており、その命令を実行す
る（ステップ44）。
ると（ステップ43）、そこにリセットレベルレジスタ33
をリードする命令が格納されており、その命令を実行す
る（ステップ44）。
リードされた内容によりテーブル（図示されない）を参
照すると、テーブルにはリセットレベルに対応して分岐
先のアドレスが格納されており、リードされたリセット
レベルに対応したアドレスが出力される（ステップ4
5）。次にそのテーブルから得られたアドレスに分岐し
てプログラムを実行する（ステップ46）。
照すると、テーブルにはリセットレベルに対応して分岐
先のアドレスが格納されており、リードされたリセット
レベルに対応したアドレスが出力される（ステップ4
5）。次にそのテーブルから得られたアドレスに分岐し
てプログラムを実行する（ステップ46）。
この分岐先は、プログラムのルーチンが第４図に示すよ
うにイニシァルルーチン471から通常ルーチンA472乃至
通常ルーチンC474まで存在して、イニシァルルーチンの
後は通常ルーチンＡ〜Ｃがループとなって実行している
例をとると、レベルに応じてイニシァルルーチンの先頭
（リセット状態になる前のRAM,レジスタなどの全てをク
リアする）に分岐する場合や、通常ルーチンA,B,C（リ
セット状態になる前の状態が一部または全部保存され
る）に分岐することになる。
うにイニシァルルーチン471から通常ルーチンA472乃至
通常ルーチンC474まで存在して、イニシァルルーチンの
後は通常ルーチンＡ〜Ｃがループとなって実行している
例をとると、レベルに応じてイニシァルルーチンの先頭
（リセット状態になる前のRAM,レジスタなどの全てをク
リアする）に分岐する場合や、通常ルーチンA,B,C（リ
セット状態になる前の状態が一部または全部保存され
る）に分岐することになる。
第５図は、第３図のMPUのリセット制御回路（31）の構
成例を示し、その動作を説明すると、MPUの異常検出回
路（第３図32）に接続された異常信号線の中の１つの異
常信号出力は、オア回路52を通ってフリップフロップ回
路50にセットされる。一方、異常検出回路から入力した
信号はレベルが識別され、本例ではハードウェア的に識
別され、オア回路53は異常検出回路の信号線１または信
号線２からの信号が入力するとレベル１の出力を発生
し、リセットレベルレジスタ33に入力する。
成例を示し、その動作を説明すると、MPUの異常検出回
路（第３図32）に接続された異常信号線の中の１つの異
常信号出力は、オア回路52を通ってフリップフロップ回
路50にセットされる。一方、異常検出回路から入力した
信号はレベルが識別され、本例ではハードウェア的に識
別され、オア回路53は異常検出回路の信号線１または信
号線２からの信号が入力するとレベル１の出力を発生
し、リセットレベルレジスタ33に入力する。
他の異常検出回路からの入力線も対応するレベル信号に
変換されリセットレベルレジスタに出力される。フリッ
プフロップ回路50にセットされた信号はタイミング信号
入力が与えられるとアンド回路51から出力されMPUリセ
ット信号としてMPUに供給される。
変換されリセットレベルレジスタに出力される。フリッ
プフロップ回路50にセットされた信号はタイミング信号
入力が与えられるとアンド回路51から出力されMPUリセ
ット信号としてMPUに供給される。
発明２の実施例構成図を第６図により説明する。
第６図において60,61はそれぞれMPU1,MPU2、630,631は
レジスタ,640,641は各MPU1,2の異常検出回路、650,651
はリセット信号を発生するフリップフロップ回路（以下
リセットF.F.という）、660,661はリセットレベルレジ
スタを表す。この第６図の構成は、MPU1とMPU2のそれぞ
れが別の電子機器の制御を行うものであり、異常信号の
発生時のリセットの制御を相互に実行する構成を備えて
いる。
レジスタ,640,641は各MPU1,2の異常検出回路、650,651
はリセット信号を発生するフリップフロップ回路（以下
リセットF.F.という）、660,661はリセットレベルレジ
スタを表す。この第６図の構成は、MPU1とMPU2のそれぞ
れが別の電子機器の制御を行うものであり、異常信号の
発生時のリセットの制御を相互に実行する構成を備えて
いる。
第６図の動作を第７図の相手MPUの処理フロー図を参照
しながら説明する。
しながら説明する。
MPU2から異常信号が発生すると、MPU2の異常検出回路64
0に異常信号が入力し、その出力はレジスタ630にセット
される。
0に異常信号が入力し、その出力はレジスタ630にセット
される。
ここで、MPU1では第７図のような処理を実行しており、
レジスタ630を読取ってデータが有るかどうかを判別
し、ある場合はそのデータにより異常レベルを識別する
（ステップ72）。次に、識別したレベルデータをリセッ
トレベルレジスタ660にセットする（ステップ73）。そ
の後、リセットF.F.650をセットする（ステップ74）。
レジスタ630を読取ってデータが有るかどうかを判別
し、ある場合はそのデータにより異常レベルを識別する
（ステップ72）。次に、識別したレベルデータをリセッ
トレベルレジスタ660にセットする（ステップ73）。そ
の後、リセットF.F.650をセットする（ステップ74）。
MPU1のリセットF.F.650のセットによりリセット信号が
第６図に示すようにMPU2のリセット端子に入力すると、
MPU2は第４図に示す処理を実行し、リセット解除後にリ
セットレベルレジスタ660の内容をリードしてレベルに
対応するアドレスに分岐する。
第６図に示すようにMPU2のリセット端子に入力すると、
MPU2は第４図に示す処理を実行し、リセット解除後にリ
セットレベルレジスタ660の内容をリードしてレベルに
対応するアドレスに分岐する。
第６図のMPU1とMPU2はそれぞれ電子機器について独立し
た制御を実行し、異常信号の発生時には互いにリセット
制御の動作を行うものである。従って、第４図および第
７図に示す処理フローを実行する機能を備えている。
た制御を実行し、異常信号の発生時には互いにリセット
制御の動作を行うものである。従って、第４図および第
７図に示す処理フローを実行する機能を備えている。
［発明の効果］ 本発明によれば、処理装置（マイクロプロセッサ）はリ
セット後の処理を的確に判断できリセットレベルによっ
て動作状態を保持したまま処理装置の異常状態から通常
の動作状態に復帰することができ、制御対象である電子
機器をダウンさせることなく通常動作に戻すことがで
き、信頼性を向上することができる。
セット後の処理を的確に判断できリセットレベルによっ
て動作状態を保持したまま処理装置の異常状態から通常
の動作状態に復帰することができ、制御対象である電子
機器をダウンさせることなく通常動作に戻すことがで
き、信頼性を向上することができる。
また、発明２によれば、上記の効果の他に、処理装置が
互いに監視することにより、異常状態の程度をより細分
化して判断する処理を効率的に実行でき、高い信頼性を
実現することができる。
互いに監視することにより、異常状態の程度をより細分
化して判断する処理を効率的に実行でき、高い信頼性を
実現することができる。
第１図は発明１の原理的構成図、第２図は発明２の原理
的構成図、第３図は発明１の実施例構成図、第４図は実
施例の処理フロー図、第５図はリセット制御回路の構成
図、第６図は発明２の実施例構成図、第７図は相手MPU
の処理フロー図である。 第１図中、 10:MPU 11:リセット制御回路 12:MPU異常検出回路 13:リセットレベル設定回路 101:リセットレベルアクセス手段 102:リセットレベル読取手段 103:実行アドレス設定手段
的構成図、第３図は発明１の実施例構成図、第４図は実
施例の処理フロー図、第５図はリセット制御回路の構成
図、第６図は発明２の実施例構成図、第７図は相手MPU
の処理フロー図である。 第１図中、 10:MPU 11:リセット制御回路 12:MPU異常検出回路 13:リセットレベル設定回路 101:リセットレベルアクセス手段 102:リセットレベル読取手段 103:実行アドレス設定手段
Claims (2)
- 【請求項１】マイクロプロセッサを用いて制御を行う電
子機器におけるマイクロプロセッサのリセット処理方法
において、 リセットを実行すべき異常状態を表す信号の発生に応じ
て各信号に対して割当てられたリセットレベル情報をリ
セットレベル設定回路（13）に設定し、続いてリセット
信号をマイクロプロセッサに出力するリセット制御回路
（11）を備え、 マイクロプロセッサはリセットレベルアクセス手段（10
1）によりリセットレベルアドレスにアクセスし、リセ
ットレベル読取手段（102）によりリセットレベルを読
取り、実行アドレス設定手段（103）により読取ったリ
セットレベルに応じて分岐先アドレスが設定されること
を特徴とするマイクロプロセッサのリセット処理方法。 - 【請求項２】マイクロプロセッサを用いて制御を行う電
子機器におけるマイクロプロセッサのリセット処理方法
であって、 それぞれが電子機器の制御を行うマイクロプロセッサを
２つ備え、 各マイクロプロセッサはリセットを実行すべき異常状態
を表す信号が発生すると信号を保持する異常検出回路
（220,221）を備え、 一方のマイクロプロセッサは他のマイクロプロセッサか
らの異常信号を異常検出回路（221）により検出すると
対応する異常レベルを識別してリセットレベル設定手段
（211）によりリセットレベルを設定するとともにリセ
ット指示手段（212）によりリセット指示を行い、 前記他のマイクロプロセッサはリセットレベルアクセス
手段（201）によりリセットレベルアドレスにアクセス
し、リセットレベル読取手段（202）によりリセットレ
ベルを読取り、実行アドレス設定手段（203）により読
取ったリセットレベルに応じて分岐先アドレスが設定さ
れることを特徴とするマイクロプロセッサのリセット処
理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321290A JPH0782407B2 (ja) | 1988-12-20 | 1988-12-20 | マイクロプロセッサのリセット処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63321290A JPH0782407B2 (ja) | 1988-12-20 | 1988-12-20 | マイクロプロセッサのリセット処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02165310A JPH02165310A (ja) | 1990-06-26 |
| JPH0782407B2 true JPH0782407B2 (ja) | 1995-09-06 |
Family
ID=18130917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63321290A Expired - Lifetime JPH0782407B2 (ja) | 1988-12-20 | 1988-12-20 | マイクロプロセッサのリセット処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782407B2 (ja) |
-
1988
- 1988-12-20 JP JP63321290A patent/JPH0782407B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02165310A (ja) | 1990-06-26 |
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