JPH0315954A - 二次元情報メモリのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第７図） 発明が解決しようとする課題 課題を解決するための手段（第ｌ図） 作用（第１図） 実施例（第２図〜第６図） 発明の効果 〔概要〕 二次元情報メモリのアクセス方式に関し、情報処理機器
が処理を実行する仮想的なメモリ空間で直接実メモリを
アクセス出来るようにして、メモリアクセス処理のオー
バヘッドを無くし、高速処理ができるようにすることを
目的とし、二次元情報を、実メモリに対して、１バイト
単位で書き込んだり、読み出したりする際の二次元情報
メモリのアクセス方式において、仮想メモリアドレスを
、予め設定されたパラメータ等に基づいて実アドレスに
変換するアドレス変換部と、変換された実アドレスから
次の実アドレスを生戒する実アドレス生底部と、１バイ
ト単位の情報を、上位ビット側と、下位ビット倒を任意
のビット位置で分割し、上位ビット側と下位ビット側で
同時に連続する２つのメモリアドレスを付与できる実メ
モリと、シフト処理部とを設け、二次元情報の処理を実
行しようとする情報処理機器に対し、処理対象となる空
間に割付けられた仮想メモリ空間において、直接、実メ
モリをアクセスできるように構威する。

〔産業上の利用分野〕

本発明は二次元情報メモリのアクセス方式に関し、更に
詳しくいえば、画像データなどの二次元情報を処理する
場合に利用されるものであり、特に、メモリアクセス処
理のオーバヘッドを改善し、高速処理を可能とした二次
元情報メモリのアクセス方式に関する。

〔従来の技術〕

第７図は、従来の情報処理機器におけるメモリアクセス
方式の説明図である。

図において、５０は情報処理部（ＣＰＵ）、５１は人出
力処理部、５２はメモリ、５３はメモリアドレス生成部
、５４は入出力データピット処理部、５５はメモリアク
セス部を示す。

従来、画像等の二次元情報の処理を行う際、前記情報を
格納するメモリチップのアドレス割付けや、二次元情報
の入出力機との間の転送データフォーマットの制約から
、情報処理機器から実メモリへのアクセスに際し、メモ
リアクセス処理を行っていた。

図示のように、情報処理部（ＣＰＵ）５０においては、
（イ）、（ロ）、（ハ）のように、各処理が実行される
が、その際、メモリ５２に対してメモリアクセスがなさ
れる． この時のメモリアクセスは、次のようにして行われる。

先ず、情報処理部（ＣＰＵ）５０から入出力処理部５１
に対して仮想アドレスを送出する。この仮想アドレスは
、メモリアドレス生成部５３において、実アドレスに変
換する。

前記のように変換された実アドレスは、入出力データピ
ット処理部５４において、複数バイトにまたがったビッ
ト位置移動等のデータのビット処理を行う。

その後、メモリアクセス部５５からメモリ５２に対して
アクセスが行われる． このように、実メモリ５２へのアクセスに際して、入出
力処理部５ｌにおいて各種の処理を実行する必要がある
． 〔発明が解決しようとする課題〕 上記のような従来のものにおいては次のような欠点があ
った． 即ち、情報処理機器から実メモリへのアクセスに際し、
メモリアクセス処理を必要とするため、オーバヘッドと
なって高速処理の実現が困難であった． 本発明は、このような従来の欠点を解消し、情報処理機
器が処理を実行する仮想的なメモリ空間で直接実メモリ
をアクセス出来るようにして、メモリアクセス処理のオ
ーバヘッドを無くし、高速処理ができるようにすること
を目的とする。

〔課題を解決するための手段〕

上記の目的を達戒するため、本発明は次のようにしたも
のである。

第１図は、本発明に係る二次元情報メモリのアクセス方
式の原理図である。

図において、１は情報処理機器（例えば、ＣＰＵ）、２
はアドレス変換部、３は仮想メモリ空間、４は実メモリ
　（実メモリ空間）、５は実アドレス生底部、６はシフ
ト処理部を示す． 前記アドレス変換部２には、仮想メモリのアドレス（Ｘ
、Ｙ）から実メモリのアドレスに変換する変換パラメー
タを、情報処理機器１から予め設定しておく。

実メモリ４は、情報処理機器ｌから前記実メモリ４を１
バイト単位でアクセスする際、メモリのバイト情報（デ
ータ）を、上位ビット側と下位ビット側を任意のビット
位置で分割し、上位側と下位側で同時に連続する２メモ
リアドレスを付与できるように構威しておく。

実アドレス生成部５では、アドレス変換部２で変換した
実メモリ４のアドレス（Ｚ）と、ピント位置アドレス（
ΔＺ）とを入力し、前記アドレス（Ｚ）に＋１して次の
アドレス（Ｚ＋１）を生威する． シフト処理部６では、前記ビット操作量情報（ΔＺ）を
人力し、この情報（ΔＺ）に基づいて、情報処理機器１
とメモリとの間の受け渡しデータを、シフト及び回転さ
せて実メモリ４に対する受け渡しを行う． 〔作用〕 本発明は上記のように構成したので、次のような作用が
ある． 即ち、情報処理機器からの仮想メモリアドレス（ＸＳＹ
）を、アドレス変換部２で実アドレスに変換し、その後
、メモリとの間の転送データバイトのシフト回転処理と
、バイト分割やバイト合成により、情報処理機器１が処
理を実行する仮想的なメモリ空間において、直接実メモ
リをアクセスするようにしたものである。

図示のように、仮想メモリアドレス（Ｘ，Ｙ）は、実メ
モリ空間４では、実アドレスの（Ｚ）と（Ｚ＋１）に相
当し、アドレス（Ｚ）でーは（ΔＺ）だけシフトした位
置から上位ビット側のデタが入り、下位側のデータは（
Ｚ＋１）へ入る．このようにして、二次元情報の処理を
実行しようとする情報処理機器に対し、処理対象となる
空間に割り付けられた仮想メモリ空間にて、直接実メモ
リをアクセスできる。

これにより、メモリアクセス処理のオーバヘッドを無く
すことが可能となる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する． 第２図は、本発明の１実施例の全体構成図である。

図において、ｌは情報処理機器、２はアドレス変換部、
４は実メモリ（実メモリ空間）、５は実アドレス生底部
、６−１、６−２は、それぞれシフト処理部を構成する
書き込み用バレルシフタ及び読み出し用バレルシフタ、
７は加算器（＋１加算）、８はセレクタ、９はアドレス
選択制御部を示す． 情報処理機器（例えばＣＰＵ）１から出される仮想アド
レス（Ｘ、Ｙ）は、アドレス変換部２に入力する． アドレス変換部２には、仮想アドレスから実アドレスへ
の変換を行うためのアドレス変換テーブルがあり、この
アドレス変換テーブルには、予め、情報処理機器１から
アドレス変換をするための各種のパラメータ等を設定し
ておく． 上記仮想アドレス（Ｘ，Ｙ）により、メモリアクセスが
行われた場合には、アドレス変換部２のアドレス変換テ
ーブルを用いてアドレス変換を行い、実アドレス（Ｚ）
と、ビット操作量情報（△Ｚ）を生威する． 前記実アドレス（Ｚ）は、実アドレス生戒部５へ人力さ
れ、セレクタ８の一方の入力端子へ人力すると共に、加
算器７へ入力して＋１加算され、レス（Ｚ＋　１　）は
、セレクタ８の他方の人力端子に入力する． アドレス変換部２で生或されたビット操作量情報（ΔＺ
）は、アドレス選択制御部９、書き込み用バレルシフタ
６−１、読み出し用バレルシフタ６−２へ入力し、ビッ
ト位置操作を行う．アドレス選択制御部９では、前記ビ
ット操作量情Ｉ！（Δ２）に基づいて制御信号を作威し
、セレクタ８に対して出力する．セレクタ８では、前記
制御信号に基づいて人力信号の選択動作を行い、実アド
レス（Ｚ）または（Ｚ＋１）のいずれか一方を出力し、
実メモリ４へ送出する． 情報処理機器ｌと実メモリ４との間で送受されるリード
データ、及びライトデータは、バイト単位で取扱われる
． そして、情報処理機器１から送出される書き込みデータ
（ライトデータ）は、書き込み用バレルシフタ６−１で
、上記の（Δ２）の値だけ右シフトし、右端からこぼれ
た分は左端に戻される．また、実メモリ４からの読み出
しデータ（り−ドデータ）は、読み出し用バレルシフタ
６−２に入力した後、（ΔＺ）の値だけ左にシフトし、
こぼれた分は右端に戻される． 上記書き込み用バレルシフタ６７１から実メモリ４への
データ書き込みに際しては、実アドレス生戒部５から実
メモリ４に対して出される実アドレス（Ｚ）及び（Ｚ＋
１）へ分けて記憶される．第３図は、上記実施例におけ
る仮想メモリと実メモリの対応関係の説明図である． 画像等の二次元情報の入出力機器とは、ラスクスキャン
等により、シリアル転送でインターフェイスするため、
１バイト単位の情報が仮想メモリと実メモリとの両空間
で対応がとられる．仮想メモリ空間３において、二次元
の座標（Ｘ、Ｙ）で指定される１バイト情報は、実メモ
リ空間４ではアドレスＺのバイトの左ΔＺビットを除い
た分と、Ｚ＋１番地のΔＺビット分に対応ずけられる． 即ち、第２図で説明した情報処理機器１からの仮想アド
レス（Ｘ，Ｙ）により実メモリをアクセ仮想アドレス（
ｘＳｙ）により実メモリをアクセスする場合は、（Ｘ，
Ｙ）から（Ｚ）と（ΔＺ）を算出して実メモリのアドレ
ス（Ｚ）と（２＋１）の情報に対し、（ΔＺ）によるビ
ット操作を行う必要がある． 第４図は、上記実施例におけるアドレス変換の説明図で
ある． 仮想アドレス（Ｘ，Ｙ）から実メモリアクセスに必要な
アドレス（Ｚ）と、ビット操作量情報（ΔＺ）とを第２
図に示したアドレス変換部２の変換テーブルを用いて生
成する。

この例では前記（ΔＺ）は３（下位３ビット）である．
また（Ｚ）は図示のように、Ｚ＝Ｋ−Ｙ十Ｊの式で算出
される． 即ち、（Ｚ）はＹに１行のバイト数Ｋを剰じた値に、Ｘ
のバイト番号Ｊ　（Ｘの下位３桁を除いた数値）を加え
た値である。

第５図は、上記実施例におけるアドレス選択制御の説明
図であり、（Ａ）はアドレス選択制御部の説明図、（Ｂ
）は論理テーブルを示す。

ば第５図（Ａ）のように構威されており、上記ΔＺによ
り適切なアドレスの切り換えが行われるものである。

（Ｂ）に論理テーブルを示したように、例えばΔｚ＝０
ならば制御信号（ＣＮＴＯ−ＣＮＴ７）はｒｌ　１　１
　１　１　１　１　１Ｊとなり、ΔＺ＝１ならばｒ０１
１１１１１１」、ΔＺ＝２ならば「００１１１ｌｌ１」
、ΔＺ＝３ならばｒ０００１１１１１」となる． このＭ御信号（ＣＮＴＯ〜ＣＮＴ７）は、第２図に示し
たセレクタ８へ送られ、実アドレス（Ｚ）と（Ｚ＋１）
との選択が行われ、いずれか一方の実アドレスが実メモ
リ４へ送られる。

第６図は、上記実施例におけるシフト及び回転処理の説
明図であり、（Ａ）は人出力データパターンの説明図、
（Ｂ）は仮想メモリとの対応図を示す． 書き込み用バレルシフタ６−１への入力データは、（イ
）のように、ｌバイト（Ｂｏ＝Ｂｔの８ビット）であり
、このデータ（イ）は、書き込み用バレルシフタ６−１
で３ビット（ΔＺ＝３）シフトされる． この時、データは右シフトされ、右端からこぼれた分の
データＢ５、Ｂ６、Ｂ丁は、回転して左端に戻され、（
ロ）に示したメモリ入力パターン（ＢｓＢｓＢｔＢｏＢ
ｔＢ２ＢｓＢ４）で実メモリ４に入力する． 実メモリ４では、第５図（Ｂ）の論理テーブルに従って
、アドレス（Ｚ）に（ハ）で示した「Ｂｏ＝８４」が、
また、（Ｚ＋１）には（二）で示したｒＢＳ−Ｂｔ」が
同時に格納される．このようにして、実メモリ４に格納
されたデータを読み出す時は次のようにする． 実アドレス（Ｚ）と（Ｚ＋１）に格納されているデータ
は、第５図（Ｂ）の論理テーブルに従い、上記（ハ）と
（二）のデータが同時に読み出され、読み出し用バレル
シフタ６−２に出力される．前記読み出し用バレルシフ
タ６−２では、左に３ビット（ΔＺ＝３）シフトされ、
回転して出力データ（へ）を得る。この状態は（Ｂ）図
に示しデータ（へ）を得る。この状態は（Ｂ）図に示し
てある． これにより読み出したデータ（へ）は、（イ）で示した
データと同じになり、情報処理機器１へ送られる． なお、本発明は、上記実施例に限定されるものではなく
、次のようにしても実施可能である．（１）　　上記実
施例においては、アドレス変換をテーブル変換方式とし
、情報処理機器からのテーブル内容の事前ローディング
をして、処理対象となるメモリ空間に対する仮想メモリ
アドレスの割付けに柔軟性をもたせている。

この場合、第３図及び第４図に示したＫを、情報処理機
器からのレジスタ設定等により、積和回路を用いてアド
レス変換を行うようにしても良い。

（２）上記情報においては、ビット操作量情報（△Ｚ）
をアドレス変換部２で生戒する例について説明したが、
この（ΔＺ）は、情報処理機器、例えばＣＰＵ内で生威
し、各部へ供給してもよい．〔発明の効果〕 以上説明したように、本発明によれば次のような効果が
ある。

（１）情報処理機器においては、実メモリのアドレス構
或を意識することなく、処理対象となる二次元空間に割
付けられた仮想メモリアドレスにより、実メモリへのア
クセスが可能となる． （２）仮想アドレスから実アドレスへの変換や、デタ転
送時のシフト、回転等をハード的に処理できるため、高
速処理が可能となり、メモリ入出力処理におけるオーバ
ヘッドがなくなる。

【図面の簡単な説明】

第１図は本発明に係る二次元情報メモリのアクセス方式
の原理図、 第２図は本発明の１実施例の全体構或図、第３図は上記
実施例における仮想メモリと実メモリの対応関係の説明
図、 第４図は上記実施例におけるアドレス変換の説明図、 第５図は上記実施例におけるアドレス選択制御の説明図
、 第６図は上記実施例におけるシフト処理の説明図、 第７図は従来のメモリアクセス方式の説明図である． １一情報処理機器 ２−アドレス変換部 ３一仮想メモリ空間 ４〜実メモリ空間 ５一実アドレス生成部 ６・・−・シフト処理部

Claims (1)

1. 【特許請求の範囲】 画像データ等の二次元情報を、実メモリ（４）に対して
   、１バイト単位で書き込んだり、読み出したりする際、
   情報処理機器（１）から実メモリ（４）に対して行われ
   る二次元情報メモリのアクセス方式において、 情報処理機器（１）から出される仮想メモリアドレス（
   Ｘ、Ｙ）を、予め設定されたパラメータ等に基づいて実
   アドレス（Ｚ）に変換するアドレス変換部（２）と、 前記変換された実アドレス（Ｚ）から次の実アドレス（
   Ｚ＋１）を生成する実アドレス生成部（５）と、 上記１バイト単位の情報を、上位ビット側と、下位ビッ
   ト側を任意のビット位置で分割し、上位ビット側と下位
   ビット側で同時に連続する２つのメモリアドレスを付与
   できる実メモリ（４）と、前記実メモリ（４）と情報処
   理機器（１）との間の受け渡し情報（データ）を、任意
   のビット数だけシフト及び回転するシフト処理部（６）
   とを設け、 二次元情報の処理を実行しようとする情報処理機器（１
   ）に対し、処理対象となる空間に割付けられた仮想メモ
   リ空間（３）において、直接、上記実メモリ（４）をア
   クセスできるようにしたことを特徴とする二次元情報メ
   モリのアクセス方式。