JPH03160542A - マイクロコンピュータ装置 - Google Patents
マイクロコンピュータ装置Info
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- JPH03160542A JPH03160542A JP29954889A JP29954889A JPH03160542A JP H03160542 A JPH03160542 A JP H03160542A JP 29954889 A JP29954889 A JP 29954889A JP 29954889 A JP29954889 A JP 29954889A JP H03160542 A JPH03160542 A JP H03160542A
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- 230000006870 function Effects 0.000 abstract description 12
- 239000000758 substrate Substances 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 6
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 6
- 238000012790 confirmation Methods 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、セントラルプロセッサユニット（以下、ＣＰ
Ｕという。）やシステムバスの機能や性能が違っても、
ＣＰＵより該当する入出力装置部の入出力装置基板をア
クセスすることができるようにしたマイクロコンピュー
タ装置に関する。
Ｕという。）やシステムバスの機能や性能が違っても、
ＣＰＵより該当する入出力装置部の入出力装置基板をア
クセスすることができるようにしたマイクロコンピュー
タ装置に関する。
（従来の技術）
第２図は従来のマイクロコンピュータ装置の一例を示す
ブロック図、第３図は第２図のマイクロコンピュータ装
置の制御部の外観を示す簡略斜視図である． 第２図において、２０１はＣＰＵ，２０２はメインメモ
リ、２０３は通信コントロール部、２０４はディスクコ
ントロール（ＤＫＣと略称する。）部、２０５はディス
プレイコントロールユニット（ＤＣＵと略称する．）部
、２０６は入出力装置（ＩＯと略称する。）インタフェ
ース（Ｉ／Ｆと略称する．）部である。このＩＯＩ／Ｆ
部２０６は、アドレスバス，データパスその他コントロ
ール信号、及び全ての信号線の動作タイミングが定義さ
れたＩ／Ｆ部である。これらのＣＰＵ２０１，メインメ
モリ２０２，通信コントロール部２０３．ＤＣＫ部２０
４．ＤＣＵ部２０５及びＩＯＩ／Ｆ部２０６はシステム
バス２０７に接続されている。また、２０８は、ＤＫＣ
部２０４に接続されたフロッピーディスク（ＦＤＤ）
、２０９はＤＫＣ部２０４に接続されたハードディスク
（ＨＤＤ）である。また、２１０はＤＣＵ部２０５に接
続されたＣＲＴディスプレイである．また、２１１は、
ＩＯＩ／Ｆ部２０６に接続されたＩＯスロット部であっ
て、このＩＯスロット部２１１は、ＩＯＩ／Ｆマザーボ
ードを有し、第３図に示すように各種のＩＯ基板２１２
が挿入接続される。これらの挿入されたＩＯ基板２１２
をオプションＩＯ基板という．ＣＰＵ２０１によりリー
ド／ライト可能なメモリを有するＩＯ基板（これをオプ
ションＩＯメモリ基板という。） も実装可能であり、
そのためにＣＰＵ２０１には、工０スロット部２１１の
メモリ空間、即ち全てのＩＯ基板２１２に対するＩＯメ
モリ空間を予め割付けてある。これに対応して、ＩＯ基
板２１２である各オプションＩＯ基板及びオプションＩ
Ｏメモリ基板は、当該マイクロコンピュータ装置固有の
デバイスアドレス又はメモリ空間を持っており、Ｃ Ｐ
Ｕ ２０１のアクセスに対してそのアドレスをデコー
ドして夫々のＩＯ基板２１２がＣＰＵ２０１のアクセス
対象であるか否かを判断することで、該当するＩＯ基板
２１２が選択される。
ブロック図、第３図は第２図のマイクロコンピュータ装
置の制御部の外観を示す簡略斜視図である． 第２図において、２０１はＣＰＵ，２０２はメインメモ
リ、２０３は通信コントロール部、２０４はディスクコ
ントロール（ＤＫＣと略称する。）部、２０５はディス
プレイコントロールユニット（ＤＣＵと略称する．）部
、２０６は入出力装置（ＩＯと略称する。）インタフェ
ース（Ｉ／Ｆと略称する．）部である。このＩＯＩ／Ｆ
部２０６は、アドレスバス，データパスその他コントロ
ール信号、及び全ての信号線の動作タイミングが定義さ
れたＩ／Ｆ部である。これらのＣＰＵ２０１，メインメ
モリ２０２，通信コントロール部２０３．ＤＣＫ部２０
４．ＤＣＵ部２０５及びＩＯＩ／Ｆ部２０６はシステム
バス２０７に接続されている。また、２０８は、ＤＫＣ
部２０４に接続されたフロッピーディスク（ＦＤＤ）
、２０９はＤＫＣ部２０４に接続されたハードディスク
（ＨＤＤ）である。また、２１０はＤＣＵ部２０５に接
続されたＣＲＴディスプレイである．また、２１１は、
ＩＯＩ／Ｆ部２０６に接続されたＩＯスロット部であっ
て、このＩＯスロット部２１１は、ＩＯＩ／Ｆマザーボ
ードを有し、第３図に示すように各種のＩＯ基板２１２
が挿入接続される。これらの挿入されたＩＯ基板２１２
をオプションＩＯ基板という．ＣＰＵ２０１によりリー
ド／ライト可能なメモリを有するＩＯ基板（これをオプ
ションＩＯメモリ基板という。） も実装可能であり、
そのためにＣＰＵ２０１には、工０スロット部２１１の
メモリ空間、即ち全てのＩＯ基板２１２に対するＩＯメ
モリ空間を予め割付けてある。これに対応して、ＩＯ基
板２１２である各オプションＩＯ基板及びオプションＩ
Ｏメモリ基板は、当該マイクロコンピュータ装置固有の
デバイスアドレス又はメモリ空間を持っており、Ｃ Ｐ
Ｕ ２０１のアクセスに対してそのアドレスをデコー
ドして夫々のＩＯ基板２１２がＣＰＵ２０１のアクセス
対象であるか否かを判断することで、該当するＩＯ基板
２１２が選択される。
（発明が解決しようとする課題）
しかしながら、上述した従来のマイクロコンピュータ装
置では、ＩＯＩ／Ｆ部２０Ｂ，ＩＯスロット部２１１が
同じでも、ＣＰＵ２０１，システムバス２０７の機能や
性能が違うと、この違いにより、ＩＯ基板２１２として
のオプションＩＯ基板やオプションＩＯメモリ基板に対
するオプションＩＯ空間やオプションＩＯメモリ空間が
異なってしまい、このため、今まで接続できたＩＯ基板
２１２としてのオプションＩＯ基板やオプションＩＯメ
モリ基板が接続できないという問題があった。
置では、ＩＯＩ／Ｆ部２０Ｂ，ＩＯスロット部２１１が
同じでも、ＣＰＵ２０１，システムバス２０７の機能や
性能が違うと、この違いにより、ＩＯ基板２１２として
のオプションＩＯ基板やオプションＩＯメモリ基板に対
するオプションＩＯ空間やオプションＩＯメモリ空間が
異なってしまい、このため、今まで接続できたＩＯ基板
２１２としてのオプションＩＯ基板やオプションＩＯメ
モリ基板が接続できないという問題があった。
そこで、本発明の目的は、ＣＰＵやシステムバスの機能
や性能が違っても入出力装置部にＩＯ基板を接続できる
ようにしたマイクロコンピュータ装置を提供することに
ある。
や性能が違っても入出力装置部にＩＯ基板を接続できる
ようにしたマイクロコンピュータ装置を提供することに
ある。
（課題を解決するための手段）
本発明は、ＣＰＵと、このＣＰＵにシステムバスな介し
て接続された入出力装置インタフェース部と、この入出
力装置インタフェース部に接続され、かつ入出力装置基
板が接続される入出力装置部とを有するマイクロコンピ
ュータ装置において、前記入出力装置インタフェース部
は、前記ＣＰＵよりリード／ライトできるレジスタと、
このレジスタに前記ＣＰＵより設定された、当該入出力
装置部を示す上位アドレス値と前記ＣＰＵによるアクセ
ス時の上位アドレスとを比較し、一致したとき当該入出
力装置部が前記ＣＰＵにより選択されたと判断し、所定
のリード／ライト信号゛を当該入出力装置部に送出する
判定回路とを備え、前記入出力装置にはＣＰＵからのア
ドレス信号の下位アドレスが供給されるようにしてなる
ものである。
て接続された入出力装置インタフェース部と、この入出
力装置インタフェース部に接続され、かつ入出力装置基
板が接続される入出力装置部とを有するマイクロコンピ
ュータ装置において、前記入出力装置インタフェース部
は、前記ＣＰＵよりリード／ライトできるレジスタと、
このレジスタに前記ＣＰＵより設定された、当該入出力
装置部を示す上位アドレス値と前記ＣＰＵによるアクセ
ス時の上位アドレスとを比較し、一致したとき当該入出
力装置部が前記ＣＰＵにより選択されたと判断し、所定
のリード／ライト信号゛を当該入出力装置部に送出する
判定回路とを備え、前記入出力装置にはＣＰＵからのア
ドレス信号の下位アドレスが供給されるようにしてなる
ものである。
（作用）
各入出力装置インタフェース部は、レジスタと判定回路
とを有する。各入出力装置インタフェース部のレジスタ
には夫々自分の入出力装置部を示す上位アドレス値がＣ
ＰＵにより設定される。各入出力装置インタフェース部
の各判定回路は、各レジスタにＣＰＵにより設定された
、当該入出力装置部を示す上位アドレス値と、ＣＰＵに
よるアクセス時の上位アドレスとを比較する。そして、
ある判定回路は、その比較の結果、一致した場合、該当
する入出力装置部に対し、リード／ライト信号を送出す
る。このリード／ライト信号とＣＰＵからのアドレス信
号（下位アドレス）により該当する入出力装置部に対し
読出し／書込みが行なわれる． このように、ＣＰＵやシステムバスの機能や性能が違っ
ても、入出力装置インタフエ．−ス部に設けたレジスタ
に、入出力装置インタフェース部に接続される入出力装
置部を示す上位アドレス値（設定値）を自由に設定でき
る。従って、ＣＰＵやシステムバスの機能や性能が違っ
ても、入出力装置部に同一のＩＯ基板、即ち同一のオプ
ションＩＯ基板や同一のオプションエ０メモリ基板をそ
のまま接続できる。
とを有する。各入出力装置インタフェース部のレジスタ
には夫々自分の入出力装置部を示す上位アドレス値がＣ
ＰＵにより設定される。各入出力装置インタフェース部
の各判定回路は、各レジスタにＣＰＵにより設定された
、当該入出力装置部を示す上位アドレス値と、ＣＰＵに
よるアクセス時の上位アドレスとを比較する。そして、
ある判定回路は、その比較の結果、一致した場合、該当
する入出力装置部に対し、リード／ライト信号を送出す
る。このリード／ライト信号とＣＰＵからのアドレス信
号（下位アドレス）により該当する入出力装置部に対し
読出し／書込みが行なわれる． このように、ＣＰＵやシステムバスの機能や性能が違っ
ても、入出力装置インタフエ．−ス部に設けたレジスタ
に、入出力装置インタフェース部に接続される入出力装
置部を示す上位アドレス値（設定値）を自由に設定でき
る。従って、ＣＰＵやシステムバスの機能や性能が違っ
ても、入出力装置部に同一のＩＯ基板、即ち同一のオプ
ションＩＯ基板や同一のオプションエ０メモリ基板をそ
のまま接続できる。
（実施例）
次に本発明の実施例について図面を用いて説明する。
本発明は第２図において、ＩＯＩ／Ｆ部２０６，ＩＯス
ロット部２１１を第１図に示す如く構成したものである
。本発明ではＩＯＩ／Ｆ部２０６をＩＯＩ／Ｆ部２０６
′としてある． 第１図は本発明によるマイクロコンピュータ装置の一実
施例を示す要部ブロック図である．同図において、１０
１はＣ Ｐ Ｕ ２０１からのリード／ライトができる
、ここでは８ビット構成のレジスタであって、このレジ
スタ１０１の入力側はデータパス１０６に接続されてい
る。また、１０２は、システムバス２０７中のアドレス
バス１０７が接続され、そのアドレス信号とリード／ラ
イト信号とによりレジスタ１０１に対するリード／ライ
ト信号を生成するレジスタ・リード／ライト信号生成回
路である．レジスタ・リード／ライト信号生成回路１０
２は、アドレスバス１０７のアドレス信号により自己に
対するものであるか否かを判断する。レジスタ・リード
／ライト信号生成回路１０２にて生成されたレジスタセ
ット信号（レジスタライト信号）ｌ０４及びレジスタリ
ード信号１０５は夫々レジスタ１０１及びリードバッフ
ァ１０３に供給されるようになっている．レジスタ１０
１にはレジスタセット信号１０４に基づきシステムバス
２０７中のデータパス１０６からのデータ、即ち本マイ
クロコンピュータ装置におけるオプションＩＯメモリ空
間の上位アドレスＡｎｙ〜Ａｇｏの８ビットがセットさ
れる。リードバッファ１０３はレジスタ１０１の出力値
を、レジスタリード信号１０５に基づきデータバス１０
６に供給するものである．そして、このレジスタ１０１
の出力値はデータバス１０６を介してＣＰＵ２０１に取
込まれる． また、１０８はレジスタ１０１の出力（設定値）が供給
され、かつシステムバス２０７中のアドレスバス上の上
位７ドレスＡ冨７〜Ａ２。が供給され、更にリード／ラ
イト信号が供給されるようになっている判定回路であっ
て、この判定回路１０８は、上位アドレスＡｚｔ〜Ａ２
。と、レジスタ１０１の設定値とを比較し、一致すれば
、システムバス２０７上のリード／ライト信号１０９に
従ってＩＯスロット部２１１のＩＯ基板（図示ではオプ
ションＩＯメモリ基板）２１２に対するメモリリード（
Ｍ Ｒ Ｄと略称する。）信号１１０又はメモリライト
（ＭＷＲと略称する．）信号１１１をアクティブ（オン
）とするように構成されている．ＩＯ基板（図示ではオ
プションＩＯメモリ基板）２１２には、ＣＰＵ２０１か
らの７ドレス信号のうち、下位アドレスＡ１ｇ〜Ａｏが
供給されるようになっている．ＩＯＩ／Ｆ部２０６′は
、レジスタ１０１とレジスタ・リード／ライト信号生戊
回路１０２とリードバッファ１０３と判定回路１０８等
から構成されている。入出力装置部としてのＩＯスロッ
ト部２１１には、複数のＩＯ基板２１２が挿入接続され
るようになっている．しかもＩＯ基板２１２はＩＯスロ
ット部２１１に着脱自在となっている． 次に動作について説明する． 本マイクロコンピュータ装置において、ＣＰＵ２０１に
は、ＩＯ基板２１２の空間、ここではオプションＩＯメ
モリ空間が第４図に示す如くシステムアドレス空間に割
付けてある，ＣＰＵ２０１はシステム立ち上げ時、オプ
ションＩＯメモリ空間の上位アドレスＡ２７〜Ａ２。の
値を設定値としてＩＯＩ／Ｆ部２０６のレジスタ１０１
にライトする．ここでは、レジスタ・リード／ライト信
号生成回路１０２よりレジスタセット信号１０４がレジ
スタ１０１へ送出され、このレジスタセット信号１０４
に基づき、レジスタ１０１にデータバス１０６上のデー
タである上位アドレスＡ２７〜Ａ ２０＝ Ｃ Ｏ （
ヘキサ）の値がセットされることになる。
ロット部２１１を第１図に示す如く構成したものである
。本発明ではＩＯＩ／Ｆ部２０６をＩＯＩ／Ｆ部２０６
′としてある． 第１図は本発明によるマイクロコンピュータ装置の一実
施例を示す要部ブロック図である．同図において、１０
１はＣ Ｐ Ｕ ２０１からのリード／ライトができる
、ここでは８ビット構成のレジスタであって、このレジ
スタ１０１の入力側はデータパス１０６に接続されてい
る。また、１０２は、システムバス２０７中のアドレス
バス１０７が接続され、そのアドレス信号とリード／ラ
イト信号とによりレジスタ１０１に対するリード／ライ
ト信号を生成するレジスタ・リード／ライト信号生成回
路である．レジスタ・リード／ライト信号生成回路１０
２は、アドレスバス１０７のアドレス信号により自己に
対するものであるか否かを判断する。レジスタ・リード
／ライト信号生成回路１０２にて生成されたレジスタセ
ット信号（レジスタライト信号）ｌ０４及びレジスタリ
ード信号１０５は夫々レジスタ１０１及びリードバッフ
ァ１０３に供給されるようになっている．レジスタ１０
１にはレジスタセット信号１０４に基づきシステムバス
２０７中のデータパス１０６からのデータ、即ち本マイ
クロコンピュータ装置におけるオプションＩＯメモリ空
間の上位アドレスＡｎｙ〜Ａｇｏの８ビットがセットさ
れる。リードバッファ１０３はレジスタ１０１の出力値
を、レジスタリード信号１０５に基づきデータバス１０
６に供給するものである．そして、このレジスタ１０１
の出力値はデータバス１０６を介してＣＰＵ２０１に取
込まれる． また、１０８はレジスタ１０１の出力（設定値）が供給
され、かつシステムバス２０７中のアドレスバス上の上
位７ドレスＡ冨７〜Ａ２。が供給され、更にリード／ラ
イト信号が供給されるようになっている判定回路であっ
て、この判定回路１０８は、上位アドレスＡｚｔ〜Ａ２
。と、レジスタ１０１の設定値とを比較し、一致すれば
、システムバス２０７上のリード／ライト信号１０９に
従ってＩＯスロット部２１１のＩＯ基板（図示ではオプ
ションＩＯメモリ基板）２１２に対するメモリリード（
Ｍ Ｒ Ｄと略称する。）信号１１０又はメモリライト
（ＭＷＲと略称する．）信号１１１をアクティブ（オン
）とするように構成されている．ＩＯ基板（図示ではオ
プションＩＯメモリ基板）２１２には、ＣＰＵ２０１か
らの７ドレス信号のうち、下位アドレスＡ１ｇ〜Ａｏが
供給されるようになっている．ＩＯＩ／Ｆ部２０６′は
、レジスタ１０１とレジスタ・リード／ライト信号生戊
回路１０２とリードバッファ１０３と判定回路１０８等
から構成されている。入出力装置部としてのＩＯスロッ
ト部２１１には、複数のＩＯ基板２１２が挿入接続され
るようになっている．しかもＩＯ基板２１２はＩＯスロ
ット部２１１に着脱自在となっている． 次に動作について説明する． 本マイクロコンピュータ装置において、ＣＰＵ２０１に
は、ＩＯ基板２１２の空間、ここではオプションＩＯメ
モリ空間が第４図に示す如くシステムアドレス空間に割
付けてある，ＣＰＵ２０１はシステム立ち上げ時、オプ
ションＩＯメモリ空間の上位アドレスＡ２７〜Ａ２。の
値を設定値としてＩＯＩ／Ｆ部２０６のレジスタ１０１
にライトする．ここでは、レジスタ・リード／ライト信
号生成回路１０２よりレジスタセット信号１０４がレジ
スタ１０１へ送出され、このレジスタセット信号１０４
に基づき、レジスタ１０１にデータバス１０６上のデー
タである上位アドレスＡ２７〜Ａ ２０＝ Ｃ Ｏ （
ヘキサ）の値がセットされることになる。
一方、レジスタ１０１に所定の設定値（Ａ２，〜Ａ２。
の値）がセットされたか否かの確認は次のようにして行
なわれる。
なわれる。
即ち、Ｃ Ｐ Ｕ ２０１からのリード時、レジスタ・
リード／ライト信号生成回路１０２からのレジスタリー
ド信号１０５がオンとなり、リードバッファ１０３を導
通状態とするため、レジスタ１０１の出力値（設定値）
がデータとしてリードバッファ１０３を介してデータバ
ス１０６へ送出される．ＣＰＵ２０１は、データパス】
０６よりそのデータ（レジスタ１０１の設定値）を受取
り、これによりＣＰＵ２０１は、レジスタ１０１に設定
した設定値が正しいか否か確認することができる。
リード／ライト信号生成回路１０２からのレジスタリー
ド信号１０５がオンとなり、リードバッファ１０３を導
通状態とするため、レジスタ１０１の出力値（設定値）
がデータとしてリードバッファ１０３を介してデータバ
ス１０６へ送出される．ＣＰＵ２０１は、データパス】
０６よりそのデータ（レジスタ１０１の設定値）を受取
り、これによりＣＰＵ２０１は、レジスタ１０１に設定
した設定値が正しいか否か確認することができる。
次に、Ｃ Ｐ Ｕ ２０１からＩＯ基板２１２、ここで
はオプション基板に対するリード／ライト動作について
説明する。
はオプション基板に対するリード／ライト動作について
説明する。
Ｃ Ｐ Ｕ ２０１からのＩＯ基板としてのオプション
ＩＯメモリ基板２１２に対するメモリアクセス時、先ず
ＩＯＩ／Ｆ部２０６′の判定回路１０８では、アドレス
バス上の上位アドレスＡ２７〜Ａ２。と、レジスタ１０
１に予め設定された本マイクロコンピュータ装置におけ
るオプションＩＯメモリ空間のアドレスの上位８ビット
（Ａ２？〜Ａ２。）を比較し、一致すればシステムバス
２０７上のリード／ライト信号１０９に従ってメモリリ
ード（ＭＲＤ）信号１１０又はメモリライト（ＭＷＲ）
信号１１１をアクティブ（オン）とし、これにより１個
以上のオプションエ○メモリ基板２１２の全てに対する
オプションＩＯメモリ空間が選択されたことを示す。
ＩＯメモリ基板２１２に対するメモリアクセス時、先ず
ＩＯＩ／Ｆ部２０６′の判定回路１０８では、アドレス
バス上の上位アドレスＡ２７〜Ａ２。と、レジスタ１０
１に予め設定された本マイクロコンピュータ装置におけ
るオプションＩＯメモリ空間のアドレスの上位８ビット
（Ａ２？〜Ａ２。）を比較し、一致すればシステムバス
２０７上のリード／ライト信号１０９に従ってメモリリ
ード（ＭＲＤ）信号１１０又はメモリライト（ＭＷＲ）
信号１１１をアクティブ（オン）とし、これにより１個
以上のオプションエ○メモリ基板２１２の全てに対する
オプションＩＯメモリ空間が選択されたことを示す。
オプションＩＯメモリ空間は、第４図に示すようにＩＭ
バイト有り、アドレス線の数は２０本（アドレス信号Ａ
ｇｅ〜八〇分の信号線の数）必要である． 選択されたオプションＩＯメモリ基板２１２は、アドレ
スバス上のアドレス信号Ａｓｓ〜Ａ０とメモリリード（
ＭＲＤ）信号１１０により、リード動作を行なう．即ち
オプションＩＯメモリ基板２１２が複数個有る場合、ア
ドレス信号ＡＩｇ〜八〇の値（アドレス）に従って該当
するオプションＩＯメモリ基板２１２のＩＯメモリより
読出される。また、オプションＩＯメモリ基板２１２は
、アドレスバス上のアドレス信号Ａｌｇ〜Ａｏとメモリ
ライト（ＭＷＲ）信号１１１によりライト動作を行なう
。
バイト有り、アドレス線の数は２０本（アドレス信号Ａ
ｇｅ〜八〇分の信号線の数）必要である． 選択されたオプションＩＯメモリ基板２１２は、アドレ
スバス上のアドレス信号Ａｓｓ〜Ａ０とメモリリード（
ＭＲＤ）信号１１０により、リード動作を行なう．即ち
オプションＩＯメモリ基板２１２が複数個有る場合、ア
ドレス信号ＡＩｇ〜八〇の値（アドレス）に従って該当
するオプションＩＯメモリ基板２１２のＩＯメモリより
読出される。また、オプションＩＯメモリ基板２１２は
、アドレスバス上のアドレス信号Ａｌｇ〜Ａｏとメモリ
ライト（ＭＷＲ）信号１１１によりライト動作を行なう
。
即ち、オプションＩＯメモリ基板２１２が複数個有る場
合、アドレス信号Ａ１９〜八〇の値（アドレス）に従っ
て、該当するオプションエ０メモリ基板２１２のＩＯメ
モリに書込みが行なわれる．以上は、ＩＯ基板２１２と
して、オプションＩＯメモリ基板を用いた場合について
言及したけれども、ＩＯ基板２１２としてオプションＩ
Ｏ基板を用いた場合でも同様に説明される。但し、この
場合、メモリリード信号１１０を■０リード信号とし、
メモリライト信号１１１をＩＯライト信号とする。
合、アドレス信号Ａ１９〜八〇の値（アドレス）に従っ
て、該当するオプションエ０メモリ基板２１２のＩＯメ
モリに書込みが行なわれる．以上は、ＩＯ基板２１２と
して、オプションＩＯメモリ基板を用いた場合について
言及したけれども、ＩＯ基板２１２としてオプションＩ
Ｏ基板を用いた場合でも同様に説明される。但し、この
場合、メモリリード信号１１０を■０リード信号とし、
メモリライト信号１１１をＩＯライト信号とする。
以上の説明から判かるように、従来、マイクロコンピュ
ータ装置におけるＣＰＵ２０１やシステムバス２０７の
機能や性能が違うと、ＣＰＵ２０１に割付けられる、シ
ステムアドレス空間におけるＩＯ基板２１２のアドレス
空間、即ちオプションＩＯメモリ基板２１２のオプショ
ンＩＯメモリ空間やオプションＩＯ基板２１２の才ブシ
ョンＩＯ空間も異なってくるのに、ＩＯＩ／Ｆ部２０６
等は予めシステムとして決められた固定アドレスのまま
であり、このため同一のＩＯ基板２１２即ち才ブション
■Ｏメモリ基板やオプションＩＯ基板をＩＯスロット部
２１１に接続できなくなる。
ータ装置におけるＣＰＵ２０１やシステムバス２０７の
機能や性能が違うと、ＣＰＵ２０１に割付けられる、シ
ステムアドレス空間におけるＩＯ基板２１２のアドレス
空間、即ちオプションＩＯメモリ基板２１２のオプショ
ンＩＯメモリ空間やオプションＩＯ基板２１２の才ブシ
ョンＩＯ空間も異なってくるのに、ＩＯＩ／Ｆ部２０６
等は予めシステムとして決められた固定アドレスのまま
であり、このため同一のＩＯ基板２１２即ち才ブション
■Ｏメモリ基板やオプションＩＯ基板をＩＯスロット部
２１１に接続できなくなる。
これに対し、本発明では、ＣＰＵ２０１やシステムバス
２０７の機能や性能が違うと、ＣＰＵ２０１に割付けら
れる、システムアドレス空間におけるＩＯ基板２１２の
アドレス空間、即ちオプションＩＯメそり空間や才ブシ
ョンＩＯ空間が異なってくるが、Ｃ Ｐ Ｕ ２０１は
これに合わせて、そのＩＯスロット部２１１の全空間の
始点を示す（ここではＩＯスロット部２１１の全空間も
示す）上位アドレスＡ ， ，〜Ａｌ，をＩＯＩ／Ｆ部
２０６′のレジスタ１０１にセットしておき判定回路１
０８にてレジスタ１０１の設定値（上位アドレスＡ２ｔ
〜Ａ２。の値）とＣ Ｐ Ｕ ２０１によるアクセス時
のアドレスの上位Ａｚｔ〜Ａ２．とを比較し、一致する
と、当該ＩＯ基板２１２による、即ちオプションＩＯメ
モリ基板又はオプションＩＯ基板によるオプションＩＯ
メモリ空間又はオプションＩＯ空間が選択されることに
なる。従って、Ｃ Ｐ Ｕ ２０１やシステムバス２０
７の機能や性能が違っても同一のＩＯ基板（オプション
エ０メモリ基板やオプションＩＯ基板）２】２を入出力
装置部としてのＩＯスロット部２１１に接続できる。
２０７の機能や性能が違うと、ＣＰＵ２０１に割付けら
れる、システムアドレス空間におけるＩＯ基板２１２の
アドレス空間、即ちオプションＩＯメそり空間や才ブシ
ョンＩＯ空間が異なってくるが、Ｃ Ｐ Ｕ ２０１は
これに合わせて、そのＩＯスロット部２１１の全空間の
始点を示す（ここではＩＯスロット部２１１の全空間も
示す）上位アドレスＡ ， ，〜Ａｌ，をＩＯＩ／Ｆ部
２０６′のレジスタ１０１にセットしておき判定回路１
０８にてレジスタ１０１の設定値（上位アドレスＡ２ｔ
〜Ａ２。の値）とＣ Ｐ Ｕ ２０１によるアクセス時
のアドレスの上位Ａｚｔ〜Ａ２．とを比較し、一致する
と、当該ＩＯ基板２１２による、即ちオプションＩＯメ
モリ基板又はオプションＩＯ基板によるオプションＩＯ
メモリ空間又はオプションＩＯ空間が選択されることに
なる。従って、Ｃ Ｐ Ｕ ２０１やシステムバス２０
７の機能や性能が違っても同一のＩＯ基板（オプション
エ０メモリ基板やオプションＩＯ基板）２】２を入出力
装置部としてのＩＯスロット部２１１に接続できる。
本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考えられる。
を逸脱しない範囲で種々の応用及び変形が考えられる。
例えば、本実施例では、１組のＩＯＩ／Ｆ部２０６′と
ＩＯスロット部２１１とについて説明したけれども、本
発明はＩＯＩ／Ｆ部２０６′とＩＯスロット部２１１の
組合わせが複数組、システムバス２０７に接続された場
合にも同様に適用できる。
ＩＯスロット部２１１とについて説明したけれども、本
発明はＩＯＩ／Ｆ部２０６′とＩＯスロット部２１１の
組合わせが複数組、システムバス２０７に接続された場
合にも同様に適用できる。
（発明の効果）
上述したように本発明によるマイクロコンピュータ装置
を用いれば、ＣＰＵやシステムバスの機能や性能が違っ
ても、ＣＰＵに割付けられる、システムアドレス空間に
おける入出力装置基板のアドレス空間に合わせて、入出
力装置インタフェース部のレジスタに該当する入出力装
置部を示す上位アドレス値を自由に設定することができ
、更に判定回路にてレジスタの設定値（上位アドレス値
）とＣＰＵによるアクセス時のアドレスの上位の値とを
比較し、一致したとき前記該当する入出力装置部が選択
されるようにしたので、ＣＰＵやシステムバスの機能や
性能が違っても同一の入出力装置基板（ＩＯ基板）を入
出力装置部に接続することができ、汎用的であるなどの
効果を奏する．
を用いれば、ＣＰＵやシステムバスの機能や性能が違っ
ても、ＣＰＵに割付けられる、システムアドレス空間に
おける入出力装置基板のアドレス空間に合わせて、入出
力装置インタフェース部のレジスタに該当する入出力装
置部を示す上位アドレス値を自由に設定することができ
、更に判定回路にてレジスタの設定値（上位アドレス値
）とＣＰＵによるアクセス時のアドレスの上位の値とを
比較し、一致したとき前記該当する入出力装置部が選択
されるようにしたので、ＣＰＵやシステムバスの機能や
性能が違っても同一の入出力装置基板（ＩＯ基板）を入
出力装置部に接続することができ、汎用的であるなどの
効果を奏する．
第１図は本発明によるマイクロコンピュータ装置の一実
施例を示す要部ブロック図、第２図は従来のマイクロコ
ンピュータ装置の一例を示すブロック図、第３図は第２
図のマイクロコンピュータ装置の制御部の外観の一例を
示す簡略斜視図、第４図はシステムアドレス空間におけ
るオプションＩＯメモリ空間の割付けを示す説明図であ
る．１０１・・・レジスタ、１０８・・・判定回路、２
０１・・・ＣＰＵ，２０６’・・・ＩＯＩ／Ｆ部、２０
７・・・システムバス、２１１・・・ＩＯスロット部、
２１２ ■ Ｏ基板 （オプションエ ０メモリ基板）
施例を示す要部ブロック図、第２図は従来のマイクロコ
ンピュータ装置の一例を示すブロック図、第３図は第２
図のマイクロコンピュータ装置の制御部の外観の一例を
示す簡略斜視図、第４図はシステムアドレス空間におけ
るオプションＩＯメモリ空間の割付けを示す説明図であ
る．１０１・・・レジスタ、１０８・・・判定回路、２
０１・・・ＣＰＵ，２０６’・・・ＩＯＩ／Ｆ部、２０
７・・・システムバス、２１１・・・ＩＯスロット部、
２１２ ■ Ｏ基板 （オプションエ ０メモリ基板）
Claims (1)
- 【特許請求の範囲】 ＣＰＵと、このＣＰＵにシステムバスを介して接続され
た入出力装置インタフェース部と、この入出力装置イン
タフェース部に接続され、かつ入出力装置基板が接続さ
れる入出力装置部とを有するマイクロコンピュータ装置
において、 前記入出力装置インタフェース部は、 前記ＣＰＵよりリード／ライトできるレジスタと、 このレジスタに前記ＣＰＵより設定された、当該入出力
装置部を示す上位アドレス値と前記ＣＰＵによるアクセ
ス時の上位アドレスとを比較し、一致したとき当該入出
力装置部が前記ＣＰＵにより選択されたと判断し、所定
のリード／ライト信号を当該入出力装置部に送出する判
定回路とを備え、 前記入出力装置にはＣＰＵからのアドレス信号の下位ア
ドレスが供給されるようにしたことを特徴とするマイク
ロコンピュータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29954889A JPH03160542A (ja) | 1989-11-20 | 1989-11-20 | マイクロコンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29954889A JPH03160542A (ja) | 1989-11-20 | 1989-11-20 | マイクロコンピュータ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03160542A true JPH03160542A (ja) | 1991-07-10 |
Family
ID=17874045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29954889A Pending JPH03160542A (ja) | 1989-11-20 | 1989-11-20 | マイクロコンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03160542A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548778A (en) * | 1993-06-01 | 1996-08-20 | Vorax Incorporated | System for assigning device to be connected to computer when address from computer is effective by comparing address for entire memory space and found coincided |
-
1989
- 1989-11-20 JP JP29954889A patent/JPH03160542A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548778A (en) * | 1993-06-01 | 1996-08-20 | Vorax Incorporated | System for assigning device to be connected to computer when address from computer is effective by comparing address for entire memory space and found coincided |
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