JPH03160544A - 直接メモリアクセス制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔概要〕 入出力装置とメモリ間のデータ転送に無関係に、プロセ
ッサがメモリをアクセスすることを可能とする直接メモ
リアクセス制御方式に関し、プロセッサの処理に遅延が
発生しないようにすることを目的とし、 プロセッサと、プロセッサの制御によりデータ転送を行
う人出力装置と、複数のデータバスに対応する複数のポ
ートを持ち、プロセッサと入出力装置に対し、個別にデ
ータ転送を行うメモリと、人出力装置が送出するバス使
用要求に対し、バス使用を許可する割当信号の送出を行
うバス割当回路を備えたシステムにおいて、メモリには
、プロセッサが設定するアドレスを基準として、割当信
号に対応し、書込み／読出しデータのアドレスをインク
リメント又はデクリメントして指定するアドレス指定手
段を設け、プロセッサには、アドレス指定手段に対し、
基準アドレスの設定を指示する指示手段を設け、指示手
段の指示により、プロセッサがメモリのアドレス指定手
段に基準アドレスを設定した後は、プロセッサのメモリ
に対するアクセスとは無関係に、アドレス指定手段が送
出するアドレスによって、割当信号が指定する入出力装
置が送出するデータをメモリに順次書込むか、又は、メ
モリから１順次読出したデータを割当信号が指定する入
出力装置に書込む構成とする。

〔産業上の利用分野〕

本発明はメモリと入出力装置との間のデータ転送を直接
メモリアクセス（以後ＤＭＡと略す）モードにより実行
するシステムに係り、特に入出力装置とメモリ間のデー
タ転送に無関係に、プロセッサがメモリをアクセスする
ことを可能とする直接メモリアクセス制御方式に関する
。

ＤＭＡモードにより動作するシステムにおいては、メモ
リと入出力装置との間でデータ転送を行う場合、プロセ
ッサがＤＭＡ制御回路を起動することにより、その後は
プロセッサの介入を必要とせず、ＤＭＡ制御回路の制御
により、データ転送が実行されるようになっている。

ところで、ＤＭＡ制御回路がメモリと人出力装置間のデ
ータ転送を行う場合、ＤＭＡ制御回路がメモリをアクセ
スするサイクルは、プロセッサのメモリに対するアクセ
スを停止させるため、プロセッサの処理速度が低下する
が、このような処理速度の低下は防止されることが必要
である。

〔従来の技術〕

第４図は従来技術の一例を説明するブロック図である。

プロセッサ１はＤＭＡ制御回路３の内部レジスタに、メ
モリ２から読出すデータの格納された領域、又は、メモ
リ２に書込むデータを格納する領域の先頭アドレスと、
人出力装置４のアドレスと、転送語数等を設定した後、
Ｄ　Ｍ　Ａ　ｆｆｉｌＪ御回路３を起動ずる。

起動されたＤＭＡ制御回路３は、内部レジスタに設定さ
れたメモリ２の先頭アドレス及び入出力装置４のアドレ
スを参照し、メモリ２に存在する転送すべきデータの格
納領域の先頭アドレス及び転送語数を認識するか、又は
、メモリ２に書込むべきデータを格納するメモリ領域の
先頭アドレス及び転送語数を認識すると、メモリ２の指
定されたアドレスから指定された語数のデータを順次読
出して、入出力装置４に転送するか、又は、入出力装Ｗ
４のデータを指定された語数順次読出してメモリ２に転
送し、指定されたメモリ２のアドレス領域に格納する。

第５図は第４図の動作を説明するタイムチャートである
． フロセッサ１とＤＭＡ制御装置３は、共に一つのバスを
共用しているため、メモリ２に対するアクセスを同時に
行うことは出来ない。従って、プロセッサ１はＤＭＡ制
御回路３がメモリ２をアクセスするサイクルを作り、例
えば、交互にメモリ２をアクセスする。

即ち、第５図において、横軸に時間をとると、第５図（
ａ）に示す如く、プロセッサ１がメモリ２をアクセスす
るのみである場合、Ｃ　Ｐ　ｔＪ■，ＣＰＵ■，ｃｐｕ
■，ＣＰＵ■に示す如く、順次メモリ２をアクセスして
処理を実行するが、ＤＭＡ制御回路３が動作する場合、
第５図（ｂ）に示す如く、プロセッサ１がＣＰＵ■〜■
に示すサイクルでメモリ２をアクセスし、ＤＭＡ制御回
路３はＤＭＡ■〜■に示すサイクルでメモリ２をアクセ
スする。

〔発明が解決しようとする課題〕

プロセッサ１はメモリ２からプログラムを読出して動作
しており、処理すべきデータもメモリ２に格納している
ため、上記の如く、従来のＤＭＡ制御回路３を使用した
データ転送では、ＤＭＡ制御回路３がメモリ２をアクセ
スしている間、プロセッサｌの処理が待たされることと
なる。

従って、プロセッサ１がシングルタスクにより一つのジ
ョブを遂行している場合は、ＤＭＡ制御回路３が動作し
ても、プロセッサ１の処理の遅延は目立たないが、複数
のジョブを遂行する時は、一つのジョブでＤＭＡ制御回
路３が起動されると、他のジョブの処理の遅れが目立つ
ようになるという問題がある。

本発明はこのような問題点に鑑み、入出力装置４とメモ
リ２の間のデータ転送に無関係に、プロセッサｌがメモ
リ２をアクセスすることを可能とし、プロセッサ１の処
理に遅延が発生しないようにすることを目的としている
。

［課題を解決するための手段］ 第１図は本発明の原理を説明するブロック図である。

プロセッサ５は指示手段６の指示に基づき、メモリ７の
アドレス指定手段８に対し、入出力装置ＩＯに転送する
データの格納された領域の先頭アドレス、又は、入出力
装置１０が送出するデータを書込む領域の先頭アドレス
を基準アドレスとして設定する． 又、メモリ７はプロセッサ５に対するデータバスｌ２を
接続するボートと、入出力装置ＩＯに対するデータバス
１１を接続するポートとは、夫々個別に備えており、プ
ロセッサ５と人出力装置ｌＯとの間のデータ転送は、夫
々独立して個別に実行することが出来る。

プロセッサ５はメモリ７に格納されているデータを入出
力装置１０に転送する場合、前記の如く、アドレス指定
千段８に基準アドレスを設定し、入出力装置１０にデー
タ受信を指示する。

人出力装置１０はデータ受信を指示されると、メモリ７
に対する出力イネーブル信号ＯＥを、例えばオフのまま
とし、バス割当回路９にバス使用要求を送出する。バス
割当回路９は入出力装置１０とメモリ７の間のデータバ
ス１１が使用可能であると、入出力装ｉ１１ｆｉｏとア
ドレス指定手段８にバス使用許可を通知する割当信号を
送出する．割当信号を受信したアドレス指定千段８は、
メモリ７に基準アドレスを送出し、出力イネーブル信号
ＯＥがオフのため、メモリ７からは、例えば１ワ一ド（
語）のデータが読出され、入出力装置１０に送出される
。入出力装置１０はバス割当回路９から割当信号を受信
しているため、このデータを取り込み、例えば内藏する
バッファメモリに書込む。

人出力装１ｆＩＯは１ワードのデータが書込まれると、
バス割当回路９に次のバス使用要求を送出し、バス割当
回路９は人出力装置１０とメモリ７間のデータバス１ｌ
が使用可能であると、入出力装置１０とアドレス指定手
段８にバス使用許可を通知する割当信号を送出する。

アドレス指定千段８は、この割当信号を受信すると、ア
ドレスをインクリメント又はデクリメントして、メモリ
７に送出ずるため、メモリ７からは次の１ワードのデー
タが読出され、入出力装置１０に転送される。そして、
前記同様入出力装置１０のバッファメモリに書込まれる
。

このようにして、入出力装置１０がバス使用要求を送出
する度に、バス割当回路９が割当信号をアドレス指定手
段８に送出し、メモリ７にはアドレス指定手段８からア
ドレスがインクリメント又はデクリメントされて送出さ
れるため、メモリ７に格納されたデータは１ワードずつ
順次入出力装置１０に転送される。

そして、入出力装置１０からハッファメモリが一杯にな
って、パス使用要求が送出されなくなると、メモリ７か
ら入出力装置１０に対するデータ転送は終了する。

プロセッサ５は入出力装置ｌＯにメモリ７へ転送するデ
ータが存在する場合、前記の如く、アドレス指定千段８
に基準アドレスを設定し、入出力装置１０にデータ送信
を指示する。

入出力装置ｌＯはデータ送信を指示されると、メモリ７
に対する出力イネーブル信号ＯＥをオンとし、バス割当
回路９にバス使用要求を送出する。

バス割当回路９は人出力装置１０とメモリ７の間のデー
タバスｌ１が使用可能であると、入出力装置１０とアド
レス指定千段８に、バス使用許可を通知する割当信号を
送出する。

割当信号を受信した入出力装置工０は、■ワ−ドのデー
タをデータバスＩＩに送出し、割当信号を受信したアド
レス指定手段８は、メモリ７に基準アドレスを送出する
。この時メモリ７は出力イネーブル信号ＯＥがオンのた
め、人出力装置１０が送出する１ワードのデータを基準
アドレスが指定する領域に書込む。

人出力装置１０は１ワードのデータ転送が完了すると、
バス割当回路９に次のバス使用要求を送出し、バス割当
回路９は入出力装置１０とメモリ７の間のデータバス１
１が使用可能であると、入出力装置１０とアドレス指定
手段８にバス使用許可を通知する割当信号を送出する。

入出力装置１０は割当信号を受信すると、次のｌワード
のデータをデータバス１１に送出し、メモリ７のアドレ
ス指定手段８は、前記割当信号を受信すると、アドレス
をインクリメント又はデクリメントして、メモリ７に送
出する。従って、前記同様にしてメモリ７には、アドレ
ス指定手段８がインクリメント又はデクリメントしたア
ドレスの指定する領域に、■ワードのデータが書込まれ
る。

このようにして、入出力装置１０がバス使用要求を送出
する度に、バス割当回路９が割当信号をアドレス指定千
段８に送出し、メモリ７にはアドレス指定手段８からア
ドレスがインクリメント又はデクリメントされて送出さ
れるため、人出力装置１０が送出するデータはメモリ７
に順次書込まれる。

そして、人出力装置１０から転送すべきデータが無くな
り、バス使用要求が送出されなくなると、入出力装置１
０からメモリ７に対するデータ転送は終了する。

ブロセ・冫サ５は指示手段６の指示により、アドレス指
定千段８にアドレスを設定した後は、入出力装置１０の
メモリ７に対するアクセスに関係無く、データバス１２
を経てメモリ７とデータ転送を行う。

〔作用〕

上記の如く構成することにより、プロセッサ５はアドレ
ス指定千段８に基準アドレスを設定し、入出力装置１０
にデータの送信を指示するか、データの受信を指示した
後は、メモリ７と入出力装置１（１０間のデータ転送は
データバスＩ１を介して実行されるため、プロセッサ５
はデータバス１２を介してメモリ７とデータ転送を行う
ことが出来る。

従って、プロセッサ５は複数のジョブを遂行する場合、
一つのジョブで入出力装置１０とメモリ７間でデータ転
送が行われても、メモリ７をアクセスすることが可能な
ため、他のジョブの処理の遅れを無くすことが出来る。

〔実施例］ 第２図は本発明の一実施例を示す回路のブロンク図であ
る。

プロセッサ５は、人出力装Ｍ１　０と１３に夫々メモリ
７からデータを転送する場合、指示プログラムｌ７の指
示により、メモリ７のアドレス解析部ｌ４に、カウンタ
１５のアドレスを送出し、カウンタｌ５を選択させると
、このカウンタ１５に対し、入出力装置１０に送信する
データが格納されているメモリ７の領域の先頭アドレス
を設定する。

続いて、同様にカウンタ１６を選択させると、このカウ
ンタｌ６に対し、入出力装置ｌ３に送信するデータが格
納されているメモリ７の領域の先頭アドレスを設定する
。

プロセッサ５は続いて、アドレスバスを経て入出力装置
１０を選択すると、データバスｌ２を経て入出力装置１
０に対し、データの受信を指示する。そして、アドレス
バスを経て入出力装置１３を選択すると、データバスｌ
２を経て人出力装置１３に対し、データの受信を指示す
る。

データ受信を指示された人出力装置１０は、出力イネー
ブル信号ＯＥをオフとしたまま、データバスｌ１の使用
要求をバス割当回路９に送出する。

バス割当回路９はデータバス１１の使用状態を調べ、人
出力装置１３が使用していないことを検出すると、入出
力装置ｌＯとカウンタ１５に割当信号を送出する。

カウンタ１５は、最初の割当信号が入力されると、プロ
セッサ５から設定されたアドレスをメモリ７に送出し、
メモリ７は出力イネーブル信号ＯＥがオフであるため、
指定されたアドレスから１ワードのデータを読出して、
データノ＼ス１ｌに送出する。

入出力装置ｌＯは割当信号を受信すると、データバス１
１に送出されたデータを取り込み、内部バッファメモリ
に書込む。

データ受信を指示された人出力装置１３は、出力イネー
ブル信号ＯＥをオフとしたまま、データバス１１の使用
要求をバス割当回路９に送出する。

バス割当回路９はデータバス１１の使用状態を調べ、人
出力装置１０が使用していないことを検出すると、入出
力装置１３とカウンタ１６に割当信号を送出する。

カウンタｌ６は、最初の割当信号が入力されると、プロ
セッサ５から設定されたアドレスをメモＩ７　７に送出
し、メモリ７は出力イネーブル信号ＯＥがオフであるた
め、指定されたアドレスから１ワードのデータを読出し
て、データバス１ｌに送出する。

入出力装置１３は割当信号を受信すると、データバス１
１に送出されたデータを取り込み、内部バッファメモリ
に書込む。

人出力装置１０と１３は、次のデータを受信するため、
再びバス使用要求をバス割当回路９に送出し、バス割当
回路９はデータバスｌ１の使用状態を調べ、使用可能と
なると、先に使用要求を送出した入出力装置に対し、割
当信号を送出する。

例えば、人出力装置１０が優先した場合、割当信号が入
出力装置１０とカウンタ１５に送出され、カウンタ１５
は受信した割当信号が最初では無いことから、アドレス
を例えば一つカウントアップしてメモリ７に送出する。

従って、メモリ７からは次のデータが１ワード読出され
、データ八゜ス１１に送出される。そして、割当信号を
受信した入出力装Ｗ１　０のバッファメモリに書込まれ
る。

このようにして、入出力装置ｌＯのバッファメモリに順
次１ワードずつデータが書込まれ、一杯になると入出力
装ｆｆｌｏはバス使用要求をバス割当回路９に送出しな
いため、入出力装置ｌＯに対するデータ転送は終了し、
同様に、入出力装置ｌ３のバッファメモリが一杯になる
と、人出力装置ｌ３に対するデータ転送も終了する。

プロセッサ５は入出力装置１０と１３からメモリ７にデ
ータを転送させる場合、指示プログラム１７の指示によ
り、メモリ７のアドレス解析部１４にカウンタｌ５のア
ドレスを送出し、カウンタ１５を選択させると、このカ
ウンタｌ５に対し、入出力装１１０から受信するデータ
を格納するメモリ７の領域の先頭アドレスを設定する。

続いて、同様にカウンタｌ６を選択させると、このカウ
ンタ１６に対し、人出力装置ｌ３から受信するデータを
格納するメモリ７の領域の先頭アドレスを設定する。

プロセッサ５は続いて、アドレスバスを経て入出力装置
１０を選択すると、データバス１２を経て人出力装Ｗ１
　０に対し、データの送信を指示する。そして、アドレ
スバスを経て入出力装置ｌ３を選択すると、データバス
１２を経て入出力装置１３に対し、データの送信を指示
する。

データ送信を指示された人出力装置１０は、出力イネー
ブル信号ＯＥをオンとし、データバス１ｌの使用要求を
パス割当回路９に送出する。バス割当回路９はデータバ
スｌ１の使用状態を調べ、入出力装置ｌ３が使用してい
ないことを検出すると、人出力装置１０とカウンタｌ５
に割当信号を送出する。

人出力装置１０は割当信号を受信すると、バ・ソファメ
モリから１ワードのデータを読出して、データバス１１
に送出する。

カウンタ１５は最初の割当信号が人力されると、プロセ
ッサ５から設定されたアドレスをメモリ７に送出し、メ
モリ７は出力イネーブル信号ＯＥがオンであるため、デ
ータバスｌ１から人力されるｌワードのデータを取り込
み、カウンタｌ５が指定するアドレスに書込む． データ送信を指示された人出力装置ｌ３は、出カイネー
ブル信号ＯＥをオンとし、データバス１ｌの使用要求を
バス割当回路９に送出する。バス割当回路９はデータバ
ス１ｌの使用状態を調べ、人出力装置１０が使用してい
ないことを検出すると、入出力装置１３とカウンタ１６
に割当信号を送出する． 人出力装置１３は割当信号を受信すると、バッファメモ
リから１ワードのデータを言売出して、データバス１ｌ
に送出する。

カウンタ１６は最初の割当信号が入力されると、プロセ
ッサ５から設定されたアドレスをメモリ７に送出し、メ
モリ７は出力イネーブル信号ＯＥがオンであるため、デ
ータバス１１から人力されるｌワードのデータを取り込
み、カウンタｌ６が指定するアドレスに書込む。

人出力装置１０と１３は、次のデータを送信するため、
再びバス使用要求をバス割当回路９に送出し、バス割当
回路９はデータバス１１の使用状態を調べ、使用可能と
なると、先に使用要求を送出した入出力装置に対し、割
当信号を送出する。

例えば、入出力装置１０が優先した場合、割当信号が入
出力装置１０とカウンタｌ５に送出され、カウンタ１５
は割当信号が最初では無いため、アドレスを例えば一つ
カウントアップしてメモリ７に送出する。

割当信号を受信した入出力装置１０のバッファメモリか
らは、次の１ワードのデータが読出され、データバス１
１に送出される。そして、メモリ７はデータバス１１か
ら人力されるｌワードのデータを取り込み、カウンタｌ
５が指定するアドレスに書込む。

このようにして、入出力装置１０のバッファメモリから
順次１ワードずつデータが読出され、バッファメモリが
空になると、人出力装１１０はバス使用要求をバス割当
回路９に送出しないため、人出力装置ＩＯのデータ転送
は終了し、同様に、入出力装置１３のバッファメモリが
空になると、人出力装置１３のデータ転送も終了する。

第３図は第２図の動作を説明するタイムチャートである
。

プロセッサ５は第３図（ａ）のＤＭＡ情報セットに示す
如く、或るサイクルで人出力装置ｌＯと１３にメモリ７
からデータを転送するか、入出力装置ｌＯとｌ３からメ
モリ７にデータを転送させる必要が発生すると、前記の
如く、メモリ７のアドレス解析部１４を経てカウンタｌ
５と１６にアドレスを設定し、人出力装置１０と１３に
データの送信又は受信を指示する。

人出力装置１０と１３は前記の如く動作し、第３図（ｂ
）に示す如く、人出力装置１０はＤＭＡ［相］に示すサ
イクルで、人出力装置１３はＤＭＡ■に示すサイクルで
データバス１１を介し、メモリ７とデータ転送を行う，
ＤＭＡ［相］とＤＭＡ＠が交互にデータバス１ｌを占有
しないのは、バス割当回路９に対するバス使用要求の送
出順によるものである。

又、プロセッサ５は第３図（ａ）のＣＰＵ■〜■に示す
サイクルで、入出力装Ｗｌ　Ｏ又は１３とメモＩ７　７
の間のデータ転送とは無関係に、データバス１２を介し
てメモリ７とデータ転送を行う。

〔発明の効果〕

以上説明した如く、本発明は複数のジップを遂行するプ
ロセッサが、一つのジョブで入出力装置とメモリ間でデ
ータ転送を行わせても、他のジョブの処理に遅れを発生
させることを防止することが出来る。

【図面の簡単な説明】

第１図は本発明の原理を説明するブロック図、第２図は
本発明の一実施例を示す回路のブロック図、 第３図は第２図の動作を説明するタイムチャート、第４
図は従来技術の一例を説明するブロック図、第５図は第
４図の動作を説明するタイムチャートである。 図において、 １．５はプロセッサ、　２．７はメモリ、３はＤＭＡ制
御回路、４，　１０．　１３は入出力装置、６は指示手
段、　　　　８はアドレス指定手段、９はバス割当回路
、　１１．１２はデータバス、１４はアドレス解析部、
１５．　１６はカウンタである。 従来技術の一イク１と説明ｉ−３フ゛口・，７図第 ４ 図

Claims (1)

1. 【特許請求の範囲】 プロセッサ（５）と、該プロセッサ（５）の制御により
   データ転送を行う入出力装置（１０）と、複数のデータ
   バス（１１）（１２）に対応する複数のポートを持ち、
   該プロセッサ（５）と該入出力装置（１０）に対し、夫
   々個別にデータ転送を行うメモリ（７）と、該入出力装
   置（１０）が送出するバス使用要求に対し、バスの使用
   許可を通知する割当信号の送出を行うバス割当回路（９
   ）とを備えたシステムにおいて、 該メモリ（７）には、該プロセッサ（５）が設定するア
   ドレスを基準として、該バス割当回路（９）が送出する
   割当信号に対応して、書込み／読出しデータのアドレス
   を順次インクリメント又はデクリメントして指定するア
   ドレス指定手段（８）を設け、該プロセッサ（５）には
   、該アドレス指定手段（８）に対し、前記基準アドレス
   の設定を指示する指示手段（６）を設け、 該指示手段（６）の指示により、該プロセッサ（５）が
   該メモリ（７）のアドレス指定手段（８）に基準アドレ
   スを設定した後は、該プロセッサ（５）の該メモリ（７
   ）に対するアクセスとは無関係に、該アドレス指定手段
   （８）に設定された基準アドレスに基づき、該アドレス
   指定手段（８）が送出するアドレスによって、該バス割
   当回路（９）の送出する割当信号が指定する入出力装置
   （１０）が送出するデータを該メモリ（７）に順次書込
   むか、又は、該メモリ（７）から順次読出したデータを
   該バス割当回路（９）の送出する割当信号が指定する入
   出力装置（１０）に書込むことを特徴とする直接メモリ
   アクセス制御方式。