JPH0316087A - スタティック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスタティック型半導体記憶装置に関し、特に、
ブロック分割されたスタティック型半導体記憶装置に関
する。

［従来の技術］ 半導体記憶装置は、その記憶方式によってＳＲＡＭ（ス
タティックランダムアクセスメモリ）とＤＲＡＭ　（ダ
イナミックランダムアクセスメモリ）とに大別される。

ＳＲＡＭはその記憶データは電源が切られない限り消滅
しないスタティック型半導体記憶装置であるが、ＤＲＡ
Ｍにおいてその記憶データは電源印加時でも放ってくと
時間とともに徐々に消滅する。

第５図は従来の１チップのＳＲＡＭの一般的な構成を示
す概略ブロック図である。第５図を参照して、このＳＲ
ＡＭは、データを記憶するメモリセルがマトリクス状に
配列されたメモリセルアレイを含むメモリセルマトリク
ス部１と、メモリセルマトリクス部１に含まれるメモリ
セルアレイ内のどの位置（アドレス）のメモリセルに対
してデータの読出しまたは書込みを行なうかを選択する
ための行アドレス信号および列アドレス信号をそれぞれ
受ける行アドレス入力端子２および列アドレス人力端子
３と、行アドレス人力端子！に与えられた行アドレス信
号を増幅または反転させるための行アドレスバッファ４
と、列アドレス入力端子３に与えられた列アドレス信号
を増幅または反転させるための列アドレスバッファ５と
を含む。

このＳＲＡＭは、さらに、行アドレスバッファ４によっ
て取込まれた行アドレス信号をデコードして復号化する
行デコーダ６と、行アドレスバッファ５によって取込ま
れた列アドレス信号をデコードして複合化する列デコー
ダ７と、行アドレス信号および列アドレス信号によって
選択されたメモリセルに対するデータの書込みおよび読
出しを行なうマルチプレクサ８と、マルチブレクサ８に
よって読出された小振幅の信号電圧を感知し増幅するセ
ンスアンプつと、センスアンブ９によって増幅された信
号を外部に取出すためにさらに増幅するための出力バッ
ファ１０と、出力バッファ１０の出力を最終的な続出デ
ータとして受けるデータ出力端子１１と、選択されたメ
モリセルに書込むべき入力信号（書込データ）を受ける
データ入力端子１２と、データ人力端子１２に与えられ
た入力信号を増幅してマルチプレクサ８に与えるデータ
人カバッファ１３とを含む。このＳＲＡＭは、さらに、
このチップが選択状態であるか非選択状態であるかを示
すチップセレクタ信号を受けるチップセレクタ入力端子
１４と、メモリセルマトリクス部１のメモリセルに対し
てデータ読出しまたはデータ書込みのどちらを行なうか
を指定するための読出／書込制御信号を受ける読出／書
込制御入力端子１５と、チップセレクタ人力端子１４に
与えられたチップセレクタ信号および読出／書込制御入
力端子１５に与えられた読出／書込制御信号を受けて、
このＳＲＡＭチップが選択状態である場合において読出
／書込制御信号に応じて、このＳＲＡＭを読出状態ある
いは書込状態に設定するべくセンスアンブ９，出力バッ
ファ１０，および人カバッファ１３等を制御する読出／
書込制御回路１６と、行アドレスバッファ４によって取
込まれた行アドレス信号および列アドレスバッファ５に
よって取込まれた列アドレス信号の変化を検知して、メ
モリセルマトリクス部１，行デコーダ６，センスアンプ
９，および出力バッファ１０等をこれらを制御するため
の種々の内部同期信号を与。えるＡＴＤ（Ａｄｄｒｅｓ
ｓ　　Ｔｒａｎｓｉｔｔｏｎ　　Ｄｅｔｅｃｔｏｒ）回
路１７とを含む。

ＳＲＡＭは、基本的には同期信号を発生する同期回路を
必要としないが、一層の高性能化を図るためこのＳＲＡ
Ｍには周辺回路の一部に前述のようなＡＴＤ回路１７と
いう同期回路が導入される。

第６図は、第５図で示されるＳＲＡＭのメモリセルマト
リクス部１およびその周辺部の具体的な内部構成を、簡
単のためにメモリセルマトリクス部１のメモリセルアレ
イにおいてメモリセルが２行２列のマトリクス構或をな
す場合について示す概略ブロック図である。

第６図を参照して、メモリセル２４ａ，２４ｂ，２４Ｃ
，および２４ｄは２行２列のマトリクス状に配列され、
各行に配列された２つのメモリセル２４ａおよび２４ｂ
ならびに２４ｃおよび２４ｄはそれぞれ行デコーダ６に
接続される穴なるワード線２２と２３とに共通接続され
、同一の列に配列された２つのメモリセル２４ａおよび
２４ｃは相補データを伝搬する相補データ線対であるビ
ット線対を構成する２本のビット線２０ａおよび２０ｂ
の間に設けられ、同様にメモリセル２４ｂおよび２４ｄ
はもう１つのビット線対を構成する２本のビット線２１
ａおよび２ｌｂの間に設けられる。ビット線２０ａ，２
０ｂ，２１　ａ，および２１ｂの各々と電源１８との間
にはビット線負荷用のＮチャネルＭＯＳトランジスタ２
　５　ａ，　　２　５　ｂ，２６ａ．および２６ｂがそ
れぞれ設けられる。これによって各ビット線は電源１８
の電位からビット線負荷用トランジスタのしきい値電圧
を差し引いた電位にブリチャージされる。１つのビット
線対を構成するビット線２０ａおよび２０ｂの間にはこ
れらを短絡させるためのビット線イコライザとしてＰチ
ャネルＭＯＳ｝ランジスタ３０ａが設けられ、同様にも
う一方のビット線対を構成するビットｌｌ２１ａおよび
２ｌｂの間にはＰチャネルＭＯＳトランジスタ３０ｂが
設けられる。このように各列（カラム）に設けられたビ
ット線イコライザ３０ａおよび３０ｂのＯＮ／ＯＦＦを
制御するためのイコライズ制御信号を受けるイコライズ
制御信号人力端子３１とイコライザ３０ａおよび３０ｂ
のゲートとの間にはイコライズ制御信号をバッファリン
グするためのイコライズバツファとしてインバータ３２
が設けられる。ビット線対を構或する２本のビット線２
０ａおよび２０ｂはメモリセルから読出データのセンス
アンプ９への伝達および入カバッファ１３からの書込デ
ータのメモリセルへの伝達を担う入出力線（以下、これ
を１／Ｏ線と呼ぶ。）２９ａおよび２９ｂに、Ｎチャネ
ルＭＯＳトランジスタ２７ａおよび２７ｂを介してそれ
ぞれ接続される。同様に、もう１つのビット線対を構戊
する２本のビット線２１ａおよび２１ｂは、Ｎチャネル
ＭＯＳトランジスタ２８ａおよび２８ｂを介して、Ｉ／
Ｏ線２９ａおよび２９ｂにそれぞれ接続される。トラン
ジスタ２７ａおよび２７ｂのゲートとトランジスタ２８
ａおよび２８ｂのゲートは、それぞれ列デコーダ７に接
続される異なる信号線に接続される。トランジスタ２７
ａ，２７ｂ，２８ａ，および２８ｂならびにＩ／Ｏ線２
９ａおよび２９ｂは、第５図におけるマルチブレクサ８
を構成しており、トランジスタ２　７　ａ．２　７　ｂ
，２８　ａ＋　および２８ｂはトランスファゲートの役
割を果たす。データ書込時およびデータ読出時には、列
デコーダ７からの信号により、選択されたメモリセルに
対応するビット線対に設けられたトランスファゲート（
トランジスタ２７ａおよび２７ｂもしくは、トランジス
タ２８ａおよび２８ｂ）が導通する。これによって、デ
ータ続出時にデータ入力端子１２に与えられた人力信号
に対応する相補的なレベルの電圧が、Ｉ／Ｏ線２９ａお
よび２９ｂを介して選択されたメモリセルに対応するビ
ット線対に付与される。

データ続出時には、選択されたメモリセルに対応するビ
ット線対に前記選択されたメモリセルの記憶データに応
じた相補的なレベルの電圧が付与される。このビット線
対の電圧は導通しているトランスファゲートによってＩ
／Ｏ線２９ａおよび２つｂを介・してセンスアンブ９に
与えられる。

第７図（ａ）および（ｂ）は、各メモリセル２４ａ，２
４ｂ，２４ｃおよび２４ｄの一般的な内部構成の例を示
す回路図である。

第７図（ａ）は、高抵抗負荷型ＮＭＯＳメモリセルを示
す。第７図（ａ）を参照して、このメモリセルは、ドラ
イバトランジスタ（ＮチャネルＭＯＳトランジスタ）４
１ａおよび４ｌｂと、アクセストランジスタ（Ｎチャネ
ルＭＯＳ｝ランジスタ）４２ａおよび４２ｂと、負荷抵
抗４３ａおよび４３ｂとから構或される。このメモリセ
ルにおいて、ドライバトランジスタ４１ａおよび負荷抵
抗４３ａの直列接続ならびにドライバトランジスタ４ｌ
ｂおよび負荷抵抗４３ｂの直列接続は、電源１８と接地
１つとの間に設けられる。アクセストランジスタ４２ａ
は、１組のビット線対を構成する２本のビット線ｂ１お
よびｂ２のうちの一方のビット線ｂ１と、ドライバトラ
ンジスタ４１ａおよび負荷抵抗４３ａの接続点である記
憶ノード４５ａとの間に設けられ、同様にアクセストラ
ンジスタ４２ｂは他方のビット線ｂ２と、ドライバトラ
ンジスタ４ｌｂおよび負荷抵抗４３ｂの接続点である記
憶ノード４５ｂとの間に設けられる。

アクセストランジスタ４２ａおよび４２ｂのゲートは共
に１本のワード線Ｗに共通に接続され、ドライバトラン
ジスタ４１ａのゲートは記憶ノード４５ｂに接続され、
ドライバトランジスタ４１ｂのゲートは記憶ノード４５
Ｈに接続される。データ書込時およびデータ読出時にこ
のメモリセルが選択状態となると、ワード線Ｗにハイレ
ベルの電圧が印加されるためアクセストランジスタ４２
ａおよび４２ｂが導通状態となる。これによって、記憶
ノード４５ａにはビット線ｂ１の電圧レベルが記憶ノー
ド４５ｂにはビット線ｂ２の電圧レベルがそれぞれ伝達
可能となる。データ書込時には、ビット線ｂ１およびｂ
２に、書込まれるべきデータに応じた相補的なレベルの
電圧が印加される。

したがって、ノード４５ａおよび４５ｂには互いに相補
的なレベルの電圧が付与される。たとえば、ビット線ｂ
１にハイレベルの電圧が印加された場合にはノード４５
ａがハイレベルとなる。その後、ワード線Ｗに印加され
る電圧がローレベルに切換わり、このメモリセルが非選
択状態となると、アクセストランジスタ４２ａおよび４
２ｂはともに非導通となる。これによって、ビット線ｂ
１およびｂ２の電圧レベルは、もはやノード４５ａおよ
び４５ｂに伝達され得なくなる。一方、このとき、先に
ノード４５ａに付与されたハイレベルの電圧によってト
ランジスタ４ｌｂは導適状態となり、ノード４５ｂに付
与されたローレベルの電圧によってトランジスタ４１ａ
は非導通となっている。

このため、抵抗４３ａには電流が流れずノード４５ａの
電圧レベルはハイレベルに保持され、抵抗４３ｂには電
源１８から電流が流れノード４５ｂの電圧レベルは接地
１９の電圧レベル、すなわち、ローレベルに保持される
。このように、データ書込時には、ビット線ｂ１および
ｂ２に与えられた電圧レベル（すなわち、人力データ）
がノード４５ａおよび４５ｂにおいて保持（記憶）され
る。

データ続出時には、このメモリセルが選択状態となりワ
ード線Ｗにハイレベルの電圧が印加されてトランジスタ
４２ａおよび４２ｂが導通し、その結果ビット線ｂ１に
はノード４５ａに保持されていた電圧レベルが、ビット
線ｂ２にはノード４５ｂに保持されていた電圧レベルが
それぞれ伝達される。

第７図（ｂ）は、ＣＭＯＳ型メモリセルを示す。

第７図（ｂ）を参照して、このメモリセルは、第７図（
ａ）で示される高抵抗負荷型ＮＭＯＳメモリセルにおけ
る負荷抵抗４３ａおよび４３ｂがそれぞれ、Ｐチャネル
ＭＯＳトランジスタ４４ａおよび４４ｂに置き換えられ
たものである。トランジスタ４１ａおよび４４ａのそれ
ぞれのゲートはノード４５ｂに共通接続され、トランジ
スタ４１ｂおよび４４ｂのそれぞれのゲートはノード４
５ａに共通接続される。したがって、データ書込終了時
において、トランジスタ４１ａおよび４４ａは、ノード
４５ｂの電圧レベルを反転してノード４５ａに与えるこ
とによってノード４５ａの電圧レベルをデータ書込時に
ビット線ｂ１によって与えられたレベルに固定し、トラ
ンジスタ４１ｂおよび４４ｂは、ノード４５ａの電圧レ
ベルを反転してノード４５ｂに与えることによってノー
ド４５ｂの電圧レベルをデータ書込時にビット線ｂ２に
よって与えられたレベルに固定する。

次に、上記のように構成されるＳＲＡＭのデータ読出し
時およびデータ書込み時の動作について説明する。説明
にあたっては、第５図，第６図．および第７図に加えて
第８図も参照する。第８図は、データ読出時に上記のよ
うな構成のＳＲＡＭ内で発生する内部信号の波形を示す
タイミングダイヤグラムである。

まず、その続出時のＳＲＡＭの動作について説明する。

今、第６図におけるメモリセル２４ｃを選択する行アド
レス信号および列アドレス信号が行アドレス人力端子２
（第５図参照）および列アドレス入力端子３（第５図参
照）にそれぞれ入力されている場合を想定する。この場
合、第６図を参照して、行デコーダ６はワード線２３に
のみハイレベルの電圧を印加し、列デコーダ７はトラン
ジスタ２７ａおよび２７ｂのゲートにこれらを導通させ
るためのハイレベルの電圧を印加している。

これによって、メモリセル２４ｃ内のアクセストランジ
スタ（第７図（ａ）または（ｂ）におけるアクセストラ
ンジスタ４２ａおよび４２ｂ）が導通しており、ビット
線２０ａおよび２０ｂにメモリセル２４ｃ内の２つの記
憶ノード（第７図（ａ）または（ｂ）における記憶ノー
ド４５ａおよび４５ｂ）の電圧レベル（データ）がそれ
ぞれ伝達されている。さらに、トランジスタ２７ａおよ
び２７ｂが導通状態であるから、Ｉ／Ｏ線２９ａにビッ
ト線２０ａの電圧レベルが、１／０線２９ｂにビット線
２０ｂの電圧レベルがそれぞれ伝達されている。つまり
、Ｉ／Ｏ線対２９ａおよび２９ｂにはメモリセル２４ｃ
に記憶されていたデータが取出されている。このとき、
第５図におけるチップセレクタ入力端子１４にはこのＳ
ＲＡＭチップを選択状態とする信号が、読出／書込制御
人力端子１５には読出状態を指定する信号が与えられて
いる。したがって、センスアンプ９は、読出／書込制御
回路１６によって制御されてＩ／Ｏ線２９ａおよび２９
ｂに取出された、メモリセル２４ｃの記憶データに対応
する２つの相補的なレベルの電圧を差動増幅する。この
結果得られた信号を出カバッファ１０か読出／書込制御
回路１６によって制御されてさらに増幅し、最終的な読
出データとしてデータ出力端子１１に与えている。

次に、このような状態から、続いてメモリセル２４ａか
らデータの読出しが行なわれる場合を想定する。なお、
説明にあたってはメモリセル２４Ｃからのデータ読出し
によってビット線２０ａおよび２０ｂの電圧レベルがそ
れぞれハイレベルおよびローレベルとなり、メモリセル
２４ａの記憶データがメモリセル２４ｃのそれと相反す
るものであると仮定する。

このような場合、第５図を参照して、行アドレス入力端
子２および列アドレス人力端子３に与えられる行アドレ
ス信号および列アドレス信号がメモリセル２４ｃを選択
するものから２４ａを選択するものに変化する。これに
伴い、行アドレスバッファ４および列アドレスバッファ
５から出力されるアドレス信号が、第８図（ａ）に示さ
れるように変化する。次に、ＡＴＤ回路１７が、このア
ドレス信号の変化を検知して、所定のパルス幅を有する
、第８図（ｂ）に示されるようなワンショットパルスを
発生する。このワンショットパルスは、ビット線イコラ
イズ制御信号として第６図におけるイコライズ制御信号
入力端子３１に与えられる。したがって、イコライズ制
御信号はイコライズバッファ３２によって反転増幅され
ＰチャネルＭＯＳドランジスタであるイコライザ３０ａ
および３０ｂのゲートに与えられる。つまり、イコライ
ザ３０ａおよび３０ｂのゲートにローレベルのワンショ
ットパルスが印加され、イコライザ３０’ａおよび３０
ｂが導通する。これによって、各ビット線対を構成する
２本のビット線２０ａと２０ｂ，２１ａと２１ｂが短絡
され、等電位となる。

すなわち、第８図（Ｃ）に示されるように、ビット線２
０ａの電圧はＡＴＤ回路１７からのワンショットパルス
の発生に伴い、メモリセル２４ｃからのデータ読出時に
与えられたハイレベルの電圧から下降し、ビット線２０
ｂの電圧はメモリセル２４ｃからのデータ続出時に与え
られたローレベルの電圧から上昇し、その結果これらの
電圧は互いに等しくなる。したがって、ビット線２０ａ
および２０ｂの電圧は、ＡＴＤ回路１７からのワンショ
ットパルスが出力されている期間に対応する期間ｔにお
いてハイレベルでもローレベルでもない中間的な電位と
なる。このとき、メモリセル２４Ｃはまだ選択状態であ
りトランジスタ２７ａおよび２７ｂは導通状態のままで
ある。したがって、このようなビット線のイコライズ（
等電位化）に伴って、Ｉ／Ｏ線２９ａおよび２９ｂやセ
ンスアンプ９の出力もイコライズされる。同時に、ＡＴ
Ｄ回路１７からのワンショットパルスに基づいて、行デ
コーダ６は上記のようなイコライズ終了後ワード線２２
の電圧レベルをハイレベルに、ワード線２３の電圧レベ
ルをハイレベルに切換える。列デコーダ７は、メモリセ
ル２４ａを選択状態とするべ＜、トランジスタ２７ａお
よび２７ｂのゲートにこれを導通させるための電圧を印
加し続ける。

したがって、ワード線２２の電圧は、第８図（ｄ）に示
されるように、メモリセル２４ｃからのデータ続出特に
おけるレベル、すなわち、ローレベルからハイレベルに
変化し、逆にワードｌｉｌ２３の電圧は、第８図（ｅ）
に示されるようにメモリセル２４ｃからのデータ読出時
のにおけるレベル、すなわち、ハイレベルからローレベ
ルに変化する。

これによって、メモリセル２４ｃに代わってメモリセル
２４ａが選択状態となり、メモリセル２４ａ内の２つの
アクセストランジスタが導通する。

ここで、メモリセル２４ａの記憶データはメモリセル２
４ｃのそれと相補的である。したがって、第７図におけ
るビット線ｂ１およびｂ２が第６図におけるビット線２
０ａおよび２０ｂにそれぞれ対応し、第７図におけるワ
ード線Ｗが第６図におけるワード線２２に対応する場合
、第７図および第６図を参照して、メモリセル２４ａに
おいて、諜己憶ノード４５ａおよび４５ｂがそれぞれロ
ーレベル、４５ｂがハイレベルであり、ドライバトラン
ジスタ４１ａおよび４１ｂは導通状態および非導通状態
にある。今、ワード線２２がハイレベルで選択された状
態にあるから、メモリセル２４ａにおいてアクセストラ
ンジスタ４２ａおよび４２ｂはともに導通状態にある。

したがって、イコライズ制御信号がローレベルとなり、
イコライザ３０ａおよび３０ｂが非導通となると、電源
１８−ビット線負荷用トランジスタ２５ａ−ビット線２
０ａ−アクセストランジスタ４２ａ−ドライバトランジ
スタ４１ａ−接地１９の経路に直流電流が流れる。しか
し、もう一方の経路、すなわち、電ｉ１ｉｉｊ１８一ビ
ット線負荷用トランジスタ２５ｂ−ビット線２０ｂ−ア
クセストランジスタ４２ｂ−ドライバトランジスタ４１
ｂ一接地１９の経路には、ドライバトランジスタ４ｌｂ
が非導通状態であるため電流は流れない。このとき、ビ
ット線負荷用トランジスタ２５ａ，２５ｂ，２６ａ，お
よび２６ｂのしきい値電圧をＶｔｈ　とすると、直流電
流が流れない方のビット線２０ｂの電位は、電源１８の
電位−Ｖｔｈｑすなわち、プリチャージ電圧となる。一
方、直流電流が流れる方のビット線２０ａの電位は、電
［１８および接地１９間の電圧がドライバトランジスタ
４１ａ，アクセストランジスタ４２ａおよびビット線負
荷用トランジスタ２５ａの導通抵杭により抵抗分割され
た値となるため、ビット線２０ｂの電位よりもある電圧
ΔＶだけ低い値、すなわち、電源１８の電位一Ｖｔｈ−
ΔＶとなる。一般に、ΔＶはビット線振幅と呼ばれ、通
常５０ｍＶ〜５００ｍＶ程度であり、ビット線負荷の大
きさにより調整される。このビット線振幅は、トランス
ファゲート２７ａおよび２７ｂを介してＩ／Ｏ線２９ａ
および２９ｂに現われる。これをセンスアンプ９が増幅
し、さらに出カバッファ１０が出力コントロールしてデ
ータ出力端子１１に導出する。つまり、ビット線振幅が
データ出力として読出される。なお、データ読出しの際
には、入力データバッファ１３は読出／書込制御回路１
６によって、Ｉ／Ｏ線対２９ａおよび２９ｂを駆動しな
いように制御される。したがって、第８図（Ｃ）を参照
して、ビット線２０ａおよび２０ｂの電圧レベルはそれ
ぞれイコライズ期間ｔの後にビット線振幅ΔＶの電位差
を有するローレベルおよびハイレベルとなる。

以上のように、互いに相袖的なデータを記憶するメモリ
セル２４ａおよび２４ｃから続けて読出しを行なった場
合、データ出力端子１１に導出されるデータ出力信号は
第８図（ｆ）に示されるようにアドレス信号が変化した
時刻からビット線がイコライズされる期間ｔだけ経過し
た後反転する。

このようなビット線のイコライズは、メモリセルに対す
る読出しが連続的に行なわれる場合において、前回の続
出データに対し相補的なデータが読出されるとき、前回
の読出しによってビット線付与された電圧レベルが暫時
保持されるためにビット線が今回の読出しによって付与
されるべき電圧レベルとなるのに時間がかかることを防
ぐためになされる。

次に、データ書込時のＳＲＡＭの動作について説明する
。たとえば、第６図においてメモリセル２４ａにその記
憶データの反転データを書込まれる場合、まず読出の際
と同様の動作によってメモリセル２４ａが選択された後
、メモリセル２４ａの記憶データによってビット線２０
ａおよび２０ｂがそれぞれローレベルおよびハイレベル
であれば、データ人カバッファ１３が一方のＩ／Ｏ線２
９ａをハイレベルに、他方のＩ／Ｏ線２９ｂをローレベ
ルにする。これによって、強制的にビット線２０ａおよ
び２０ｂがそれぞれハイレベルおよびローレベノレ１こ
され、メモリセノレ２４ａにそのこ己憶データの反転デ
ータが新たに書込まれる。

ところで、第６図においてイコライズバッファ３２には
インバータが用いられているが、イコライズバッファ３
２はＡＴＤ回路１７からのワンショットパルス（イコラ
イズ制御信号）をバッファリングし、データ続出時に少
なくとも選択されたメモリセルに対応するイコライザを
、ワンショットパルスが出力されている期間導通させる
信号を導出する回路であればよい。

さて、近年の半導体記憶装置の大容量化に伴い、メモリ
セルの数が増加してきたため、現在大容量のＳＲＡＭで
は、一般にメモリセルアレイがいくつかのサブアレイに
分けられ、１サブアレイごとに行デコーダ，列デコーダ
，イコライズバツファ等の周辺回路が必要に応じて設け
られこれが１ブロックとされる。このようなＳＲＡＭに
は、どのブロックのメモリセルに対しアクセスを行なう
かを選択する外部信号としてブロック選択信号ＢＳが各
ブロックに与えられる。ブロック選択信号ＢＳは、一般
に、ハイレベルのときにそのブロックを選択状態とする
。そこで、このようなブロック分割されたＳＲＡＭにお
けるイコライズバッファの各々には、ＡＴＤ回路から出
力されるイコライズ制御信号ＥＱとブロック選択信号Ｂ
Ｓとの論理をとる回路が用いられる場合もある。第２図
は、そのような場合にイコライズバ・ツファとして用い
られる論理回路のいくつかの例を、イコライザとしてＰ
チャネルＭＯＳ｝ランジスタが用いられる場合について
、論理記号を用いて表わした図である。第１０図（ａ）
を参照してイコライズバッファとして２人力ＮＡＮＤゲ
ート９０１が用いられる場合には、その入力にイコライ
ズ制御信号ＥＱおよびブロック選択信号ＢＳが与えられ
ればよい。

第１０図（ｂ）を参照して、イコライズバッファとして
２人力ＮＯＲゲート９０２が用いられる場合には、その
人力にイコライズ制御信号ＥＱおよびブロック選択信号
の反転信号ＢＳが与えられればよい。第１０図（Ｃ）を
参照して、イコライズバッファとして２人力ＮＡＮＤゲ
ート９０１およびインバータ９０３の直列接続が用いら
れる場合には、２人力ＮＡＮＤゲート９０１の入力にイ
コライズ制御信号ＥＱの反転信号ＥＱおよびブロック選
択信号ＢＳが与えられればよい。イコライズバッファと
して、第１０図（ａ），（ｂ），および（ｃ）で示され
るいずれの論理回路が用いられた場合でも、ブロック選
択信号ＢＳがハイレベルとなった場合、すなわち、その
イコライズバッファに接続されるブロックが選択状態と
なった場合において、イコライズバッファの出力電圧は
、イコライズ制御信号ＥＱがハイレベルとなったとき、
すなわち、ＡＴＤ回路からワンショットパルスが発生さ
れたときにのみローレベルとなる。つまり、ＡＴＤ回路
からのワンショットパルスに応答して、選択されたブロ
ックに設けられたイコライザにのみこれを導通させるワ
ンショットパルスが与えられる。

第１０図は、イコライザとしてＮチャネルＭＯＳトラン
ジスタが用いられた、４つのブロックから構成されるＳ
ＲＡＭの簡略的な部分概略ブロック図である。第１０図
を参照して、サブアレイＡＯ，ＡＩ，Ａ２，およびＡ３
の各々に対応して、行デコーダＬＯ，　　Ｌｌ，　Ｌ２
，およびＬ３、列デコーダＣＯ，ＣＩ，Ｃ２，およびＣ
３、イコライズバッファとして２人力ＡＮＤゲートＥＯ
，Ｅｌ，Ｅ２およびＥ３が設けられる。イコライズバッ
ファＥＯ，　　Ｅｌ，　　Ｅ２，およびＥ３のそれぞれ
の人力端の一方にはＡＴＤ回路１７からのイコライズ制
御信号ＥＱが共通に付与される。イコライズバッファＥ
Ｏ，Ｅｌ，Ｅ２，およびＥ３のそれぞれの人力端の他方
には、対応するブロック進択信号ＢＳＯ，ＢＳＩ，ＢＳ
２，およびＢＳ３が与えられる。したがって、この場合
には、ブロック選択信号がハイレベルとなり選択状態と
なったプロックに設けられたイコライズバッファからの
み、ＡＴＤ回路１７からのイコライズ制御信号の発生に
応答して、そのブロックに含まれるイコライザを導通さ
せるワンショットパルスが出力される。

なお、ビット線をイコライズする方式は、このようにア
ドレス信号の変化を検知してイコライズを行なうアドレ
スクロック方式（特公昭５６−１９５８７参照）以外に
、列デコーダがカラムスイッチ用ＭＯＳＦＥＴ　（第１
図においてはトランジスタ２７ａおよび２７ｂならびに
２８ａおよび２８ｂに対応する。）に供給する信号を受
け、その信号の非選択レベルの電圧（カラムスイッチを
ＯＦＦ状態にするレベルの電圧）によって導通するイコ
ライザを用いる方式（特開昭６２−２６６９２参照）が
ある。この方式では、先に説明した方式の場合とは穴な
り、各イコライザに、これに対応する列（カラム）に設
けられたカラムスイッチ用ＭＯＳＦＥＴと列デコーダと
を接続する１本の信号線が接続される。つまり、各イコ
ライザのＯＮ／Ｏ　Ｆ　Ｆを制御する信号には、列アド
レス信号がデコードされて得られた信号が用いられる。

このため、選択状態でないすべてのメモリセルに対応す
るビット線対は常に読出しに備えてイコライズされる。

［発明が解決しようとする課題］ アドレスクロツクを用いてイコライズを行なう従来のＳ
ＲＡＭにおいて１つのイコライズバッファには、１ブロ
ックに含まれるビット線対の数と同じ数のイコライザが
接続される。一方、近年のメモリ素子の高集積化に伴い
、ＳＲＡＭにおける１ブロック内のメモリセルの数はま
すます増加する傾向にある。これは、１ブロックのカラ
ム数、すなわち、ビット線イコライザの数の増加を意味
する。したがって、メモリ素子の高集積化に伴い１つの
イコライズバッファに接続されるイコライザの数が増加
する。

ところで、イコライザのスイッチング速度（ＯＮ／ＯＦ
Ｆの切換に要する時間）Ｔは、これの前段に設けられる
イコライズバッファの出力端に結合される総負荷量Ｃの
１乗に比例する。イコライザとしてＭＯＳトランジスタ
が用いられる場合、イコライザとして用いられるＭＯＳ
ｈランジスタ１個のゲート容量をｃｏ、１ブロックのカ
ラム数をＮとすると、イコライズバッファの出力端に結
合される総負ｚｔａｃは、ＮＸＣｏで表わされる。

したがって、１ブロックのカラム数の増加により、イコ
ライズバッファの総負荷量が増加し、その結果イコライ
ザのスイッチング速度Ｔが増大する、つまり、スイッチ
ング速度が遅くなる。一方、先述のような従来のＳＲＡ
Ｍでは、メモリセルからのデータの読出しは、必ずその
メモリセルに対応するビット線対がイコライザの導通に
よってイコライズされた後に行なわれる。したがって、
イコライザのスイッチング速度が低下するとビット線対
のイコライズに要する時間が長くなり、結果として、或
るメモリセルを選択するアドレス信号がＳＲＡＭのアド
レス信号人力端子に与えられてからそのメモリセルから
データが読出されデータ出力端子に導出されるまでの時
間、すなわち、ＳＲＡＭに対するアクセスタイムが大き
くなる。一般に、イコライザのスイッチング速度Ｔは、
これの前段に設けられるイコライズバッファのサイズＢ
に反比例する。そこで、このような問題を解決する方法
の１つとしてイコライズバッファのサイズ（駆動能力）
Ｂを大きくするという方法が考えられる。ところで、イ
コライズバッファのサイズが大きくなることは、これを
駆動する回路、すなわち、イコライズバッファの前段に
設けられるゲートのサイズに対するイコライズバッファ
のサイズの比、すなわち、イコライズバッファの前段に
設けられるゲートのファンアウトが大きくなることを意
味する。一般に、ファンアウトが４〜５倍以上になると
、そのゲートによって駆動される次段の回路の、入力に
対する応答速度が急激に低下する。このため、イコライ
ザのスイッチング速度の低下を回避するためにイコライ
ズバッファのサイズを大きくしても、イコライズバッフ
ァが前段のゲートからの信号に応答してイコライズ制御
信号をイコライザに出力するのに時間がかかるため結果
的にＳＲＡＭのアクセスタイムは向上されない。

一般に、前段のゲートのファンアウトの増大による次段
のゲートの応答速度低下を回避するには、これらのゲー
ト間に、次段のゲートに近いほどそのサイズが大きくな
るように、新たにいくつかのゲートを設けることによっ
て、これらのゲートの各々のファンアウトが適当な値と
なるようにすればよいことが既に知られている。したが
って、先述のようなイコライズバッファ自身の応答速度
の低下を回避するには、イコライズバッファとこれを駆
動する前段のゲートとの間にイコライズバッファに近い
ほどそのサイズが大きくなるように、少なくとも１つの
ゲートを設けて、これらのゲートの各々のファンアウト
が次段のゲートの応答速度を低下させないような値とな
るように調整すればよい。しかし、このような方法では
、イコライズバッファのサイズが大きくなるほど、イコ
ライズバッファの前段に設けられるべきゲートの数が増
大する。このような余分な回路素子の増加はＳＲＡＭだ
けでなく半導体集積回路装置全般においてその高集積化
を阻害するため好ましくない。

また、たとえ上記のような方法によってイコライズバッ
ファ自身の応答速度の低下を回避し、イコライズバッフ
ァのサイズを大きくすることによってイコライザのスイ
ッチング速度の低下を回避できたとしても次のような問
題が生じる。電流は微小時間における移動電化量である
からイコライズバッファとイコライザとを接続する配線
に流れるピーク電流Ｉは、１ブロックのカラム数をＮ１
イコライズバッファの総負荷量をＣ　（−ＮＸＣｏ）、
イコライザのスイッチング速度をＴ１イコライザのスイ
ッチングに伴うイコライザのゲート電圧変化量をＶＣＣ
とすると■＃Ｃｘｖｃｃ／Ｔで表わされる。したがって
、カラム数Ｎの増加、すなわち、イコライズバッファの
総負荷量Ｃの増加に応じて、イコライズバッファのサイ
ズＢを大きくしてイコライザのスイッチング速度Ｔの増
大を抑制した場合、Ｃ／Ｔの値が大きくなり、イコライ
ズバッファとイコライザとを接続する配線に流れるピー
ク電流■が大きくなる。つまり、この方法では、カラム
数Ｎの増加に比例して、Ｃ／Ｔの値が増加しビーク箪流
ｌが増加する。ここで、イコライズバッファとイコライ
ザとは一般に基板上に形成されるアルミニウム等による
金属κ線層によって接続される。このような金属配線層
には、そこを流れる電流の増加に伴い金属原子が配線層
内部を移動するマイグレーションが発生しやすいため、
上記のようなピーク電流Ｉの増加は配線層をマイグレー
ションによって断線状態にする危険性が大きい。したが
って、上記のようなイコライズバッファとイコライザと
を接続する配線における電流密度の増大は、ＳＲＡＭの
信頼性という観点から好ましくない。

本発明の目的は、上記のような問題点を解決し、アクセ
スタイムが短縮され、メモリセル数の埋加によってアク
セスタイムが長くなることのないスタティック型半導体
記憶装置を堤供することである。

［課題を解決するための手段］ 上記のような目的を達成するために本発明に係るスタテ
ィック型半導体記憶装置は、第１複数個の相補データ線
対を含むブロックに分割されたメモリセルアレイと、各
ブロック内の第１複数個の相補データ線対の各対または
第１複数個より小さい第２複数個の対を含む群を個別に
イコライズするイコライズ手段とを備えた。

［作用］ 上記のように本発明に係るスタティック型半導体記憶装
置においては、ブロックに分割されたメモリセルアレイ
の各々において、それに含まれる第１複数個の柑補デー
タ線対が各対ごとまたは第２複数対ごとに個別にイコラ
イズされる。

［実施例］ 第１図は本発明の一実施例を示す、ブロック分割された
ＳＲＡＭのイコライズバッファ周辺の構戊を示す部分概
略ブロック図である。なお、このＳＲＡＭの図示されな
い他の部分の横成は従来の技術において説明されたとお
りである。第１図を参照して、行アドレスバッファおよ
び列アドレスバッファ（図示せず）からのアドレス信号
の変化に応答してＡＴＤ回路１７から出力されるイコラ
ィズ制御信号ＥＱは、従来と同様に各ブロックごとに設
けられた１つのバッファ（以下、これをブロック用バッ
ファと呼ぶ。）Ｅによってバッファリングされた後各ブ
ロックＢＬに供給される。しかし、各ブロックＢＬにお
いて、イコライズ制御信号は従来と異なり、１以上のビ
ット線対しごとに１個ずつ設けられたイコライズバッフ
ァｅによってバッファリングされた後、そのイコライズ
バッファに接続されるすべてのイコライザ３０に供給さ
れる。以下、１つのイコライズバッファに接続されるイ
コライザに対応するビット線対の集まり、すなわち、カ
ラムの集まりを１カラム群と呼ぶ。このように、アドレ
ス信号変化時に発生されるイコライズ制御用信号が、各
ブロックＢＬ内において１カラム群Ｃごとに設けられた
別々のイコライズバッファによってイコライザに供給さ
れることにより、１つのイコライズバッファがそのＯＮ
／ＯＦＦを制御するべきイコライザの数が従来よりもは
るかに少なくなる。つまり、１つのイコライズバッファ
の出力端に結合される総負荷量が減少する。これは、各
イコライザのスイッチング速度の向上を意味する。した
がって、選択されるメモリセルのアドレス変化に伴いア
ドレス信号が変化してから、変化後のアドレス信号に対
応するメモリセル（選択されたメモリセル）からデータ
が読出されこのデータがデータ出力端子に導出されるま
での時間（アクセスタイム）は従来よりも短縮される。

第２図は、第１図で示される実施例の具体例を示す、Ｓ
ＲＡＭの部分概略ブロック図であり、ブロック分割され
たＳＲＡＭの１ブロックに関するイコライズバッファ周
辺の構成を示す。具体的には、第２図は、第３図におい
てブロック用バッファＥおよびイコライズバッファｅに
２人力ＡＮＤゲートを用い、イコライザとしてＮチャネ
ルＭＯＳトランジスタを用い、１ブロックに含まれるカ
ラム群数を２とし、１カラム群に含まれるカラム数を４
とした場合のものである。第２図を参照して、各ブロッ
クＢＬごとにブロック用バッファとして設けられる２人
力ＡＮＤゲートＥにはイコライズ制御信号ＥＱおよびブ
ロック選択信号ＢＳが与えられ、１ブロックＢＬ内のカ
ラム群Ｃ１およびｃ２の各々に対応してイコライズバッ
ファとして設けられる２人力ＡＮＤゲー｝ｅｌおよびｅ
２の各々には、共に、対応するブロック用バッファＥの
出力と対応するカラム選択信号（ＣＧＳＩまたはＣ（；
’；２）とが与えられる。ここでカラム選択信号ＣＧＳ
Ｉは、イコライズバッファｅ１に対応するカラム群ｃ１
に選択されるべきメモリセルが含まれる場合にハイレベ
ルとなる信号であり、カラム選択信号ＣＧＳ２にはイコ
ライズバッファｅ２に対応するカラム群ｃ２に選択され
るべきメモリセルが含まれる場合にハイレベルとなる信
号である。この場合、イコライズバッフｙｅｌからカラ
ム群ｃ１に含まれるイコライザ３０を導通させるワンシ
ョットパルス、すなわち、イコライズ制御信号が出力さ
れるのは、このカラムｌｃｌが属するブロックに対応す
るブロック選択信号ＢＳおよびカラムｎｃ１に対応する
カラム選択信号ＣＧＳＩがともにハイレベルとなった場
合において、ＡＴＤ回路１７からイコライズ制御信号Ｅ
Ｑが発生したときのみである。同様に、イコライズバッ
ファｅ２から、カラム１１（２に含まれるイコライザ３
０を導通させるワンショットパルスが出力されるのは、
このカラム群Ｃ２が属するブロックに対応するブロック
選択信号ＢＳおよび、カラム群ｃ２に対応するカラム選
択信号ＣＧＳ２かともにハイレベルとなった場合におい
て、ＡＴＤ回路１７からイコライズ制御信号ＥＱが発生
したときのみである。したがって、アドレス信号の嚢化
に応答してＡＴＤ回路１７から発生するイコライズ制御
信号ＥＱは、変化後のアドレス信号によって選択される
べきメモリセルが属するカラム詳内のすべてのビット線
対をイコライズする。

カラム選択信号ＣＧＳ１およびＣＧＳ２には、たとえば
ブロック選択信号ＢＳと同様に、外部信号である、列ア
ドレス信号が用いられればよい。

たとえば、第２図に示される例では、１ブロック内の総
力ラム数は８であるから、この場合の列アドレス信号は
３ビットのデータである。したがって、これら３ビット
ＹＯ，Ｙｌ，　およびＹ２のうちのいずれか１つのビッ
トか、ローレベルのｔ＝号を表わすＯである場合のアド
レス信号および／＼イレベルの信号で表わす１である場
合のアドレス信号にはそれぞれ１ブロック内の４つのカ
ラムが対応する。第２図に示される例では、１カラム群
に含まれるカラム数は４であるから、たとえば１ブロッ
ク内の２つのカラム群Ｃ１およびＣ２がそれぞれ、列ア
ドレス信号を溝戊する３つのビットのうちのＹ２が１で
ある列アドレス信号およびＹ２が０である行アドレス信
号に対応する場合には、カラム群選択信号ＣＧＳ１およ
びＣＧＳ２として列アドレス信号Ｙ２およびその反転信
号ｙ２がそれぞれ用いられればよい。これによって、カ
ラムＢ＄ｃｌに含まれるメモリセルが遺択された場合に
カラム選択信号ＣＧＳ　１およびＣＧＳ２がそれぞれハ
イレベルおよびローレベルとなり、カラム群ｃ２に含ま
れるメモリセルが選択された場合にカラム選択信号ＣＧ
ＳＩおよびＣＧＳ２がそれぞれローレベルおよびハイレ
ベルとなる。つまり、選択されたメモリセルが含まれる
カラム群に対応するイコライズバッファからのみイコラ
イズ制御信号の発生が可能となる。したがって、イコラ
イズされるべきビット線対のみ（１つのカラム群に含ま
れるカラム数が１のとき）または、イコライズされれる
べきビット線対が含まれるカラム群に属するすべてのビ
ット線対が選択時にイコライズされる。これによって、
従来よりもイコライズされる必要のなビット線対に流れ
る電流が減少するため、消費電力が減少するという好ま
しい効果もたらされる。なお、図示されない他のブロッ
クに関するイコライズバッファ周辺の構成もこれと同一
である。

上記実施例においては、各ブロックのカラム群ごとに設
けられるイコライズバッフ７を２人力ＡＮＤゲートとし
たが、イコライズバッファとして用いられる論理ゲート
はこれに眼定されるものではない。第３図は、イコライ
ザとしてＰチャネルＭＯＳトランジスタが用いられた場
合のイコライズバッファの具体例を論理記号を用いて示
した図であり、本発明の他の実施例を示す。

第３図（ａ）を参照して、イコライズバ・ソファとして
２人力ＮＡＮＤゲート３０１が用いられた場合には、そ
の入力にハイレベルのワンショットパルスであるブロッ
ク用バッファからのイコライズ制御信号ＥＱ’　および
このイコライズバッファに対応するカラム群に選択され
るべきメモリセルが含まれる場合にハイレベルとなるカ
ラム群選択信号ＣＧＳが与えられればよい。第３図（ｂ
）を参照して、イコライズバッファとして２人力ＮＯＲ
ゲート３０２が用いられた場合には、その人力にブロッ
ク用バッファからのイコライズ制御信号ＥＱ’およびカ
ラム選択信号ＣＧＳの反転信号でＧＳが与えられればよ
い。第３図（Ｃ）を参照して、イコライズバッファとし
て２人力ＮＡＮＤゲート３０１およびインバータ３０３
の直列接続が用いられる場合には、２人力ＮＡＮＤゲー
ト３０１の人力にブロック用バッファからのイコライズ
制御信号ＥＱ’の反転信号ＥＱおよびカラム選択信号Ｃ
ＧＳが与えられればよい。第３図（ａ）〜（Ｃ）に示さ
れるイコライズバッファによれば、カラム群選択信号Ｃ
ＧＳがハイレベルであるとき、すなわち、そのイコライ
ズバッファに対応するカラム群に選択されるべきメモリ
セルが含まれるときにおいてのみ、ＡＴＤ回路からのイ
コライズ制御信号ＥＱの発生に応答してイコライズバッ
ファからローレベルのワンショットパルスが発生する。

したがって、選択されたメモリセルが含まれるカラム群
内のビット線対のみが選択的にイコライズされるため、
消費電力が低減される。

上記すべての実施例においては、カラム群ごとに設けら
れるイコライズバッファとＡＴＤ回路と間にブロック用
バッファが設けられたが、このブロック用バッファは必
ずしも必要ではなく、カラム群ごとに設けれるイコライ
ズバッファのサイズを上記実施例の場合よりもやや大き
くし、ブロック用バッファを除去してもよい。第１図は
、そのような場合の、ブロック分割されたＳＲＡＭの１
ブロックの内部構戊を示す部分概略ブロック図である。

なお、このＳＲＡＭの全体的な構成は従来と同様である
。具体的には、第１図は、簡単のために１ブロック内に
おいてメモリセルが２行２列のマトリクス構或をなす場
合のメモリセルアレイ周辺の構成を示す。

第４図を参照して、行デコーダ６に接続されるワード線
２２には、ビット線対を構成するビット１１２０ａおよ
び２０ｂの間に設けられるメモリセル２４ｇと、もう１
つのビット線対を構成するビット線２１ａおよび２１ｂ
の間に設けられるメモリセル２４ｂとが接続され、ワー
ド線２３には、ビット１９２　０　ａおよび２０ｂの間
に設けられるメモリセル２４ｃと、ビット線２１ａおよ
び２ｌｂの間に設けられるメモリセル２４ｄとが接続さ
れる。ビット線２４　ａ，２４　ｂ，２４　Ｃおよび２
４ｄと電源１８との間にはビット線負荷用のトランジス
タ２５ａ，２５ｂ，２６ａ，および２６ｂがそれぞれ設
けられる。ビット線２０ａおよび２０ｂの間にはこれら
を短絡させるためのイコライザとしてＰチャネルＭＯＳ
トランジスタ３０ａが設けられ、同様に、ビット線２１
ａおよび２ｌｂの間にはイコライザとしてＰチャネルＭ
ＯＳトランジスタ３０ｂが設けられる。トランスファゲ
ートであるトランジスタ２７ａはビット線２０ａ１セン
スアンプ９および人カバッファ１３に接続されるＩ／Ｏ
線２９ａの間に設けられ、トランスファゲートであるト
ランジスタ２７ｂはビット線２０ａおよび、センスアン
プ９および人カバツフ７１３に接続されるＩ／Ｏ線２９
ｂの間に設けられる。

同様に、トランスファゲートであるトランジスタ２８ａ
はビット線２１ａおよび！／０線２９ａの間に設けられ
、トランスファゲートであるトランジスタ２８ｂはビッ
ト線２１ｂおよびＩ／Ｏ線２つｂの間に設けられる。ト
ランジスタ２７ａおよび２７ｂのゲートとトランジスタ
２８ａおよび２８ｂのゲートとは、異なる信号線によっ
て列デコーダ５に接続される。データ人力端子１２は人
力バッファ１３に接続され、センスアンプ９の出力端は
出力バッファ１０を介してデータ出力端子１１に接続さ
れる。以上の構威は従来と同様である。

しかし、従来とは異なり、イコライザ３０ａおよび３０
ｂのＯ　Ｎ／Ｏ　Ｆ　Ｆを制御するためのイコライズ制
御信号をイコライザ３０ａおよび３０ｂのゲートに供給
するイコライズバッファは、イコライザごとに個別に設
けられる。つまり、イコライザ３０ａのゲートとイコラ
イズ制御信号入力端子３１との間にはイコライズバッフ
ァとしてインバータ３２ａが設けられ、イコライザ３０
ｂのゲートとイコライズ制御信号人力端子３１との間に
はイコライズバッファとしてインバータ３２ｂが設けら
れる。

なお、上記各機能部の役割および動作ならびにイコライ
ズ制御信号の発生手段は“従来の技術”において説明さ
れたとおりてある。したがって、続出時に選択状態とな
るメモリセルのアドレスが変化すると、第６図における
ＡＴＤ回路１７からイコライズ制御信号（第８図（ｂ）
）が発生され、イコライズ制御信号入力端子３１に与え
られる。

このイコライズ制御信号は、イコライズバッファ３２ａ
および３２ｂによって反転され、イコライザ３０ａおよ
び３０ｂのゲートに１共給される。つまり、１つのイコ
ライズバッファが、そのＯＮ／ＯＦＦを制御するべきイ
コライザの数が１個になる。したがって、１個のイコラ
イズバッファの出力端に結合される総負Ｑ　ｆｉｔが減
少し、各イコライザのスイッチング速度が向上する。こ
の結果、選択されるメモリセルのアドレス変化に伴いア
ドレス信号が変化してから、変化後のアドレス信号に対
応するメモリセルからデータが読出されこのデータがデ
ータ出力端子１１に導出されるまでの時間（アクセスタ
イム）が短縮される。

しかし、実際のメモリセルマトリクスには非常に多数の
イコライザか含まれる。そこで、本実施例においては１
ブロック内のイコライザ１個ごとにイコライズバッファ
が設けられたが、先述の実施例の場合のように複数のイ
コライザに対し１個のイコライズバッファが設けられて
もよい。もちろん、この場合における１個のイコライズ
バツファに接続されるイコライザの数は、これらのスイ
ッチング速度の低下が問題とならない程度に設定される
べきである。さらに、本丈施例においては、アドレス信
号変化時にイコライズ制御信号はすべてのブロックのす
べてのカラムに対応するイコライザに与えられるため、
すべてのカラムに対応するビット線対がイコライズされ
る。しかし、動作上は変化後のアドレス信号によって選
択されるべきメモリセルに対応するビット線対のみがイ
コライズされればよい。そこで、第２図および第３図で
示される実施例におけるブロック用バッファおよびイコ
ライズバッファと同様に、ＡＴＤ回路からのイコライズ
制御信号ＥＱ，ブロック選択信号ＢＳおよびカラム選択
信号ＣＧＳ等を人力信号として受ける論理ゲートをイコ
ライズバッファとして用い、選択されるべきメモリセル
が属するカラム群に対応するイコライザにのみイコライ
ズ制御信号が供給されてもよい。

なお、本発明によれば、イコライズバッファの総数が従
来よりも増加するが、１つのイコライズバッファの総負
荷量が小さいため、本発明におけるイコライズバッファ
の各々のサイズは比較的小さくてよい。したがって、本
発明によるイコライズバッファ数の増加は、メモリセル
等の高集積化を阻害しない。

［発明の効果］ 以上のように本発明に係るスタティック型半導体記憶装
置によれば、導通１（：ｊに相柿データ線対をイコライ
ズするイコライザの直前に設けられるバッファ手段の総
負荷量が軽減される。したがって、ＦＩ１補データ線対
のイコライズ速度が向上されて、結果的にスタティック
型半導体記憶装置のアクセスタイムが短縮される。

【図面の簡単な説明】

第１図は本発明の一実施例を示すＳＲＡＭの部分概略ブ
ロック図、第２図は第１図に示される実施例の具体例を
示すＳＲＡＭの部分概略ブロック図、第３図は本発明の
他の実施例におけるイコライズバッファを示す論理回路
図、第４図は本発明のさらに他の実施例を示すＳＲＡＭ
の部分概略ブロック図、第５図は従来および本発明に係
るＳＲＡＭの全体構成を示す概略ブロック図、第６図は
従来のＳＲＡＭの部分概略ブロック図、第７図は従来お
よび本発明に係るＳＲＡＭにおけるメモリセルの内部構
或を示す回路図、第８図は従来および本発明に係るＳＲ
ＡＭの読出時における動作を説明するための波形図、第
９図は従来のＳＲＡＭにおけるイコライズバッファの他
の例を示す論理回路図、第１０図は従来のブロック分割
構戊のＳＲＡＭの構成を簡略的に示す部分概略ブロック
図である。 図において、１はメモリセルマトリクス部、２は行アド
レス人力端子、３は列アドレス人力端子、４は行アドレ
スバッファ、５は列アドレスバッファ、１７はＡＴＤ回
路、２０ａおよび２０ｂ，２１ａおよび２１ｂ．ｕはビ
ット線対、３０，３０ａ　および３０ｂはイコライザ、
３２．３２ａ３２ｂ，ｅ，ｅｌ，ｅ２，およびＥＯ−Ｅ
３はイコライズバッファ、Ｅはブロック用バッファ、Ｂ
Ｌは１ブロック、ＡＯ〜Ａ３は各々１サブアレイ、ｃ，
ｃｌおよびＣ２は各々１カラム群を示す。 なお、図中、同一符号は同一または相当部分を示す。 第３図 ３ｏＪ　：　ＮＡＵＤケニト ３ｏ：ｚ：　　ＮＯＲτ二Ｌ ３ｏ３゜１　イ〉八″−７ 第７図（ａ） １７図（ｂ） 第８図 〆てニリてシレ２ｌ−ヨ． 冫モ１１セ．ｒレ２４　ｃ ｌ．事件の表示 ２．発明の名称 ３．補正をする者 平 特願＄　　１−１５０８６５　　号 スタティック型半導体記憶装雪 ５．補正の対象 明細書の発明の詳細な説明の欄、図面の第４図、第５図
、第６図および第８図 ６，補正の内容 （１）　明細書第２頁第７行の「放ってくと」を「放置
しておくと」に訂正する。 （２）　明細書第３頁第６行ないし第７行の「行アドレ
スバッファ５」を「列アドレスバツファ５」に訂正する
。 （３）　明細書第４頁第３行および第９行の「チップセ
レクタ信号」を「チップセレクト信号」に訂正する。 （４）　明細書第４頁第３行ないし第４行および第８行
の「チップセレクタ入力端子」を「チップセレクト入力
端子」に訂正する。 （５）　明細書第５頁第４行ないし第５行の「基本的に
は・・・必要としないが」を下記の文章に訂正する。 記 基本的には内部同期信号を与えなくとも本来の機能であ
るデータの書込みおよび読出しを行なうことができるが （６）　明細書第５頁第７行の「同期回路」を「内部同
期回路」に訂正する。 （７）　明細書第１４頁第１４行ないし第１５行の「チ
ップセレクタ入力端子」を「チップセレクト入力端子」
に訂正する。 （８）　明細書第１７頁第９行ないし第ｔ２行の「した
がって、・・・イコライズされる。」を下記の文章に訂
正する。 記 さらに、ＡＴＤ回路ｌ７からのイコライズ信号（前記ワ
ンショットパルス）はＩ／Ｏ線２９ａおよび２９ｂのイ
コライザ，センスアンプ９の出力のイコライザにも供給
され、Ｉ／Ｏ線２９ａおよび２９ｂならびにセンスアン
プ９の出力もイコライズされる。 （９）　明細書第１７頁第１６行の「ハイレベル」を「
ローレベル」に訂正する。 （１０）　明細書第１８頁第ｌ７行の「および４５ｂ」
および「それぞれ」を削除する。 （１１）　明細書第２３頁第１２行の「第２図」を「第
９図」に訂正する。 （１２）　明細書第２３頁第１７行の「第１０図」を「
第９図」に訂正する。 （１３）　明細書第２４頁第１行，第５行および第１１
行の「第１０図」を「第９図」に訂正する。 （■４）　明細書第２６頁第９行の「第１図」を「第６
図」に訂正する。 （１５）　明細書第２７頁第１７行，第２８頁第８行，
第２９頁第１行、第３１頁第１０行および第１６行の「
スイッチング速度」を「スイッチング時間」に訂正する
。 （１６）　明細書第３１頁第６行の「微小時間イし における移動電前量」を「単位時間における電荷の移動
量」に訂正する。 （１７）　明細書第３１頁第８行、第１９行、第３２頁
第１行および第７行の「ピーク電流Ｉ」を「充放電電流
Ｉ」に訂正する。 （１８）　明細書第３９頁第９行の「必要のなビット線
」を「必要のないビット線」に訂正する。 （１９）　明細書第４１頁第１５行の「設けれる」を「
設けられる」に訂正する。 （２０）　明細書第４１頁第１７行および第４２頁第１
行の「第１図」を「第４図」に訂正する。 （２１）　明細書第４４頁第１５行の「第６図」を「第
５図」に訂正する。 （２２）　図面の第４図，第５図，第６図および第８図
をそれぞれ別紙のとおり訂正する。 以上

Claims (1)

1. 【特許請求の範囲】 　複数個の相補データ線対を含むメモリセルアレイを備
   え、 前記メモリセルアレイは、複数個のブロックに分割され
   、かつ、各ブロックは第１複数個の相補データ線対を含
   み、 前記各ブロック内の第１複数個の相補データ線対の各対
   または、前記第１複数個より小さい第２複数個の対を含
   む群を個別にイコライズするイコライズ手段をさらに備
   えた、スタティック型半導体記憶装置。