JPH0316094A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
- Publication number
- JPH0316094A JPH0316094A JP1339799A JP33979989A JPH0316094A JP H0316094 A JPH0316094 A JP H0316094A JP 1339799 A JP1339799 A JP 1339799A JP 33979989 A JP33979989 A JP 33979989A JP H0316094 A JPH0316094 A JP H0316094A
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- JP
- Japan
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- memory cell
- complementary
- bit lines
- selection means
- bit line
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-
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く産業上の利用分野〉
本発明は、ダイナミック型半導体記憶装置の改良に関し
、更に詳細には、ダイナミックメモリ素子の高性能化を
可能にする新規な構或を備えたダイナミック型半導体記
・ｉハ装置に関するものである。
、更に詳細には、ダイナミックメモリ素子の高性能化を
可能にする新規な構或を備えたダイナミック型半導体記
・ｉハ装置に関するものである。
く従来の技術〉
近年・ダイナミック型半導体記憶装置の高集積化は凄ま
じい勢いで進んでいるが、１ビット当た！）２素子（ｌ
｝ヲンジスタと１キャパシタ）のメモリセノレ構或は変
化していない。
じい勢いで進んでいるが、１ビット当た！）２素子（ｌ
｝ヲンジスタと１キャパシタ）のメモリセノレ構或は変
化していない。
第２図は従来のダイナミック型半導体記憶装置の構或を
示す回路図である。
示す回路図である。
図に於いて、２０は従来の方式によるメモリセノレ（１
ビット分）、２ｌは蓄積容量、２２は選択手段となるト
ランスファゲート、２３は蓄積ノードである。
ビット分）、２ｌは蓄積容量、２２は選択手段となるト
ランスファゲート、２３は蓄積ノードである。
一方、キャパシタの蓄積容量は、ソフトエラーなどの信
頼性Ｑ点からち１り小さく出来ないという制約がある。
頼性Ｑ点からち１り小さく出来ないという制約がある。
そこで昨今の高集積化に釦いては、いかに小さな面積に
最小限必要な蓄積容量を確保するかという、プロセス面
からのアプローチが主になされてかり、従来のデレーナ
型に対して、溝堀ジ型や積み上げ型、或いはそれらを組
み合わせたメモリセルが開発されている。
最小限必要な蓄積容量を確保するかという、プロセス面
からのアプローチが主になされてかり、従来のデレーナ
型に対して、溝堀ジ型や積み上げ型、或いはそれらを組
み合わせたメモリセルが開発されている。
く発明が解決しようとする課題〉
しかし、この様な３次元的なメモリセルは、製造工程で
の問題点が非常に多く、高信頼性を確保するのに大変な
開発期間を要する。
の問題点が非常に多く、高信頼性を確保するのに大変な
開発期間を要する。
本発明は上記の問題点に鑑みてなされたものであり、２
トランジスタ及び従来と同じ蓄積容量のｌキャパシタの
３素子で２ビット分の情報を蓄える、すなわちｌビット
当たり１．５素子のメモリ素子の提供を目的とする。
トランジスタ及び従来と同じ蓄積容量のｌキャパシタの
３素子で２ビット分の情報を蓄える、すなわちｌビット
当たり１．５素子のメモリ素子の提供を目的とする。
本発明の前記ならびにそのほかの目的と新規な特長は、
本明細書の記述及び添付図面から明らかになるであろう
。
本明細書の記述及び添付図面から明らかになるであろう
。
く課題を解決するための手段、作用〉
本願にかいて開示される発明の概要を簡単に説明すれば
、下記の通りである。すなわち、情報の入出力に供する
相補なる第１および第２のビット線と，情報を記憶する
蓄積容量手段と、該蓄積容量手段を指定する第１ ２お
よび第２の選択手段を備え、前記相補なるビット線の第
ｌのビット線に前記第ｌの選択手段を介して前記蓄積容
量手段の一端を接続し、該蓄積容量手段の他端を前記第
２の選択手段を介して前記相補なるピット線の第２のビ
ット線に接続してなるメモリセル構造を有し、該メモリ
セルに極性の正負、および２種類の蓄積電荷量をもって
、４値すなわち２ピットの情報を記憶することで、１ビ
ット当たｖ１．５素子のメモリセルが従来以上の読み出
しマージンで実現できることを特徴とするものである。
、下記の通りである。すなわち、情報の入出力に供する
相補なる第１および第２のビット線と，情報を記憶する
蓄積容量手段と、該蓄積容量手段を指定する第１ ２お
よび第２の選択手段を備え、前記相補なるビット線の第
ｌのビット線に前記第ｌの選択手段を介して前記蓄積容
量手段の一端を接続し、該蓄積容量手段の他端を前記第
２の選択手段を介して前記相補なるピット線の第２のビ
ット線に接続してなるメモリセル構造を有し、該メモリ
セルに極性の正負、および２種類の蓄積電荷量をもって
、４値すなわち２ピットの情報を記憶することで、１ビ
ット当たｖ１．５素子のメモリセルが従来以上の読み出
しマージンで実現できることを特徴とするものである。
く実施例〉
第１図は、本発明の一実施例を示すダイナミック型半導
体記憶装置のメモリセル及び読み出し、書き込みのため
の回路図である。
体記憶装置のメモリセル及び読み出し、書き込みのため
の回路図である。
第８図は、第ｌ図の動作を説明するための入力タイミン
グ波形を、第４図及び第５図は、同じく第ｌ図の回路の
動作を説明するためのビット線の読み出し時の波形を示
すものである。
グ波形を、第４図及び第５図は、同じく第ｌ図の回路の
動作を説明するためのビット線の読み出し時の波形を示
すものである。
図に於いて、１０は本発明の方式によるメモリセノレ（
２ビット分）、１１ぱ蓄積容量、１２．１３は第１及び
第２の選択手段となるトランヌファゲー｝，１４，１５
は蓄積ノード、１６．１７ぱセンヌアンプである。
２ビット分）、１１ぱ蓄積容量、１２．１３は第１及び
第２の選択手段となるトランヌファゲー｝，１４，１５
は蓄積ノード、１６．１７ぱセンヌアンプである。
以下で、第１図の回路動作の説明を行なう。
ここでは、ワード線ＷＬＬ＋及びビット線ＢＬＬＩ，Ｂ
ＬＬＩで選択されるメモリセ／Ｌ／ ｌ Ｑの、（１）
読み出し、（２）再書き込み、（３）プリチャージ及び
（４）書き込み動作について考える。
ＬＬＩで選択されるメモリセ／Ｌ／ ｌ Ｑの、（１）
読み出し、（２）再書き込み、（３）プリチャージ及び
（４）書き込み動作について考える。
第３図に第１図の動作を説明するための入力タイミング
波形を示す。
波形を示す。
Ｆｉ＋ 読み出し動作
第３図の時刻ｔｏに釦いて、ＮＥＱ，ＰＥＱが図の様に
変化すると、第１図のビット線イコライズ回路のトラン
ジスタは全てオフし、ビット線のプリチャージが終了し
て、いずれも電圧が１／２Ｖｃｃ となる。
変化すると、第１図のビット線イコライズ回路のトラン
ジスタは全てオフし、ビット線のプリチャージが終了し
て、いずれも電圧が１／２Ｖｃｃ となる。
続いて、ＢＬＬＩ．ＢＬＬＩにつながるメモリ七ノレ１
０が選択されるとＣＵＴ ２のトランジスタをオフし、
時刻ｔ１にワード線ＷＬＬＩを立ち上げる。
０が選択されるとＣＵＴ ２のトランジスタをオフし、
時刻ｔ１にワード線ＷＬＬＩを立ち上げる。
すると、蓄積容量１ｌに蓄えられていた情報がビット線
ＢＬＬＩ，ＢＬＲＩ，ＳＢＬＩ．ＳＢＬ２に電荷転送さ
れる。
ＢＬＬＩ，ＢＬＲＩ，ＳＢＬＩ．ＳＢＬ２に電荷転送さ
れる。
さらに時刻ｔ２にかいてＣＵＴＩ，ＲＥＱを立ち下げる
と、メモリセル側のビット線とセンスアンプが切り離さ
れ、ＳＢＬＩとＳＢＬ２及びＳＢＬ １とＳＢＬ２も切
り離される。これでメモリセ／ｖ１０の同じ情報をセン
スアンプｌ６と１７が別々に持ったことになる。
と、メモリセル側のビット線とセンスアンプが切り離さ
れ、ＳＢＬＩとＳＢＬ２及びＳＢＬ １とＳＢＬ２も切
り離される。これでメモリセ／ｖ１０の同じ情報をセン
スアンプｌ６と１７が別々に持ったことになる。
そこで時刻ｔ３にＵＰ，ＤＯＷＮを第３図の様に変化さ
せた後、時刻ｔ４でＳＡＳによるセンスアンプ動作を始
め、時刻ｔ５でＣＵＴＩ，ＣＵＴ２を立ち上げてセンス
アンプとメモリセル側のビット線を接続して、ＳＡＳに
よるプルアップを行う。
せた後、時刻ｔ４でＳＡＳによるセンスアンプ動作を始
め、時刻ｔ５でＣＵＴＩ，ＣＵＴ２を立ち上げてセンス
アンプとメモリセル側のビット線を接続して、ＳＡＳに
よるプルアップを行う。
最後に、時刻ｔ６でＣＳＥＬを立ち下げ、増幅されたメ
モリセルの情報をデータ線に転送し、読み出し動作を完
了する。
モリセルの情報をデータ線に転送し、読み出し動作を完
了する。
尚、時刻ｔ３におけるビット線ＳＢ Ｌｌ ，ＳＢＬ
１及びＳＢＬ２．ＳＢＬ２ＣＩ変化を以下に詳述する。
１及びＳＢＬ２．ＳＢＬ２ＣＩ変化を以下に詳述する。
本発明のメモリセルは、一つの蓄積容量に２ヒ：″ット
の情報を蓄えるため、メモリセルカ情報を保持している
時の蓄積ノード１４．１５の電圧の状ａは，以下第１表
の通ク４種類ある。表中のデータとは、データ線ＤＩ．
Ｄ２に出力さ電圧に゜対応する。
の情報を蓄えるため、メモリセルカ情報を保持している
時の蓄積ノード１４．１５の電圧の状ａは，以下第１表
の通ク４種類ある。表中のデータとは、データ線ＤＩ．
Ｄ２に出力さ電圧に゜対応する。
第１表
このうち、ＤＩ＝Ｈ．Ｄ２＝Ｈの情報を読み出す時の状
態を示したのが第４図、Ｄ Ｉ ＝Ｈ−，’Ｄ２＝Ｌの
情報を読み出す時の状態を示したのが第５図である。Ｄ
Ｉ＝Ｌ．Ｄ２＝Ｌの場合は、ＳＥＬ２を入れ換えれば、
又、ＤＩ＝Ｌ，Ｄ２＝Ｈの場合は、第５図にてＳＢＬＩ
とＳＢＬＩ及びＳＢＬ２とＳＢＬ２を入れ換えれば等価
なので、前の２つについてだけ説明する。
態を示したのが第４図、Ｄ Ｉ ＝Ｈ−，’Ｄ２＝Ｌの
情報を読み出す時の状態を示したのが第５図である。Ｄ
Ｉ＝Ｌ．Ｄ２＝Ｌの場合は、ＳＥＬ２を入れ換えれば、
又、ＤＩ＝Ｌ，Ｄ２＝Ｈの場合は、第５図にてＳＢＬＩ
とＳＢＬＩ及びＳＢＬ２とＳＢＬ２を入れ換えれば等価
なので、前の２つについてだけ説明する。
１ず、ＤＩ＝Ｈ，Ｄ２＝Ｈの情報を読み出す場合、第４
図のようにワード線が立ち上がる時刻ｔ１では、各々相
補なるビット線対には、ＡＶの電位差が生じる。時刻ｔ
３では、ＵＰ及びＤＯＷＮの信号によって、ＳＢＬＩ，
ＳＢＬ２は１／３ＪＶだけ電位が上げられ、一方ＳＢ
ＬＩＳＢＬ２はｌ／３ＪＶだけ電位が下げられる。
図のようにワード線が立ち上がる時刻ｔ１では、各々相
補なるビット線対には、ＡＶの電位差が生じる。時刻ｔ
３では、ＵＰ及びＤＯＷＮの信号によって、ＳＢＬＩ，
ＳＢＬ２は１／３ＪＶだけ電位が上げられ、一方ＳＢ
ＬＩＳＢＬ２はｌ／３ＪＶだけ電位が下げられる。
しかし、Ｓ ＢＬＩとＳＢＬＩ，及びＳＢＬ２とＳＢＬ
２の電圧は、逆転することなく、時刻ｔ４以降のセンス
動作の後、ＤＩ．Ｄ２ともＶｃｃレベノレが出力される
。
２の電圧は、逆転することなく、時刻ｔ４以降のセンス
動作の後、ＤＩ．Ｄ２ともＶｃｃレベノレが出力される
。
他方、ＤＩ＝ＨゎＤ２＝Ｌの情報を読み出す場合、第５
図のようにワード線が立ち上がる時刻ｔｉでは、各々相
補なるビット線対には，１／３ｄＶの電位差しか生じな
い。そこで、時刻ｔ３に、ＵＰ及びＤＯＷＮの信号によ
って、ＳＢＬＩ，ＳＢＬ２は１／３ＪＶだけ電位が上げ
られ，一方、ＳＢＬＩ，ＳＢＬ２は１／３，ｄＶだけ電
位が下げられると、ＳＢＬ２とＳＢＬ２の電位は、逆転
してし１う。従って、時刻ｔ４以降のセンス動作の後，
ＤＩにぱＶｃｃ，Ｄ２にはＧＮＤレベルが出力される。
図のようにワード線が立ち上がる時刻ｔｉでは、各々相
補なるビット線対には，１／３ｄＶの電位差しか生じな
い。そこで、時刻ｔ３に、ＵＰ及びＤＯＷＮの信号によ
って、ＳＢＬＩ，ＳＢＬ２は１／３ＪＶだけ電位が上げ
られ，一方、ＳＢＬＩ，ＳＢＬ２は１／３，ｄＶだけ電
位が下げられると、ＳＢＬ２とＳＢＬ２の電位は、逆転
してし１う。従って、時刻ｔ４以降のセンス動作の後，
ＤＩにぱＶｃｃ，Ｄ２にはＧＮＤレベルが出力される。
尚，Ｉ７３ＪＶの値は、ビット線の寄生容量をＣＢ、メ
モリセルの蓄積容量をＣＳとすると、であり、ＣＢ／Ｃ
Ｓ比が２以上の時、これは，１ビットにＣＳを用いてい
る従来方式の場合の値、 よシ大きく、実用的なＣＢ／ＣＳ比が１０前後であるこ
とを考えるとビット線の読み出し電圧、すなわち読み出
しのマージンは、本発明の方が優れていることが分かる
。
モリセルの蓄積容量をＣＳとすると、であり、ＣＢ／Ｃ
Ｓ比が２以上の時、これは，１ビットにＣＳを用いてい
る従来方式の場合の値、 よシ大きく、実用的なＣＢ／ＣＳ比が１０前後であるこ
とを考えるとビット線の読み出し電圧、すなわち読み出
しのマージンは、本発明の方が優れていることが分かる
。
（２）再書き込み動作
第３図の時刻ｔ７で、ＣＳＥＬを立ち下げ、テ゜一夕線
を切ジ離し、さらに時刻七３で、ＣＵＴ１，ＣＵＴ２を
立ち下げ、センスアンプも切り離す。
を切ジ離し、さらに時刻七３で、ＣＵＴ１，ＣＵＴ２を
立ち下げ、センスアンプも切り離す。
こうしてメモリセル側のビット線をフローティングにし
てから、時刻ｔ９でＢＬＳ２を立ち下げ，メモリセルｌ
Ｏが繋がっていない側のビット線ＢＬＬ２，ＢＬＲ２及
びＢ ＬＬ ２ ，ＢＬＲ２を２分割する。
てから、時刻ｔ９でＢＬＳ２を立ち下げ，メモリセルｌ
Ｏが繋がっていない側のビット線ＢＬＬ２，ＢＬＲ２及
びＢ ＬＬ ２ ，ＢＬＲ２を２分割する。
その後、時刻ｔｌｏにメモリセ＃１０が繋がっている側
のＷＥＱＬを立ち下げて、ＢＬＬ２をＢＬＬ１とＢＬＲ
Ｉに、また、ＢＬＬ２をＢＬＬＩとＢＬＲＩＫ接続する
。
のＷＥＱＬを立ち下げて、ＢＬＬ２をＢＬＬ１とＢＬＲ
Ｉに、また、ＢＬＬ２をＢＬＬＩとＢＬＲＩＫ接続する
。
この結果、下の第２表のごとく電位が変化して、選択さ
れているメモリセ／Ｌ／１０の蓄積ノード１４．１５に
ワード線を立ち上げる前と同じ電圧が書き込まれ、蓄積
容量１ｌには、その電圧に相当する電荷が蓄えられる。
れているメモリセ／Ｌ／１０の蓄積ノード１４．１５に
ワード線を立ち上げる前と同じ電圧が書き込まれ、蓄積
容量１ｌには、その電圧に相当する電荷が蓄えられる。
第２表
こうして、時刻ｔｌｌにワード線ＷＬＬ＋が立ち下がっ
て、再書き込みを終了する。
て、再書き込みを終了する。
（３）プリチャージ動作
続くプリチャージでは、時刻ｔｌ２に，ＵＰ，ＤＯＷＮ
． ＢＬＳ２，ＷＥＱＬ．ＮＥＱ，ＰＥＱをサイクノ
レの最初の状態に戻して、メモリセル側のビット線の電
圧を電荷分割で全てｌ／２Ｖｃｃとし、ＳＡＳ，ＳＡＳ
も１／２Ｖｃｃ に戻して、センスアンプを止める。
． ＢＬＳ２，ＷＥＱＬ．ＮＥＱ，ＰＥＱをサイクノ
レの最初の状態に戻して、メモリセル側のビット線の電
圧を電荷分割で全てｌ／２Ｖｃｃとし、ＳＡＳ，ＳＡＳ
も１／２Ｖｃｃ に戻して、センスアンプを止める。
最後に、時刻１１３で、ＣＵＴＩ，ＣＵＴ２，ＲＥＱを
立ち上げてプリチャージ動作を完了する。
立ち上げてプリチャージ動作を完了する。
（４）書き込み動作
読み出し時は、第３図の時刻ｔ６で、ＣＳＥＬを立ち上
げる！ではデータ線がフローティングになっている。一
方、書き込み時は、このデータ線が、書Ｎ込みデータの
Ｈ （Ｖｃ ｃ 乃・Ｌ（ＧＮＤ ）に固定されて耘り
、時刻ｔ６の後、ビット線の読み出しデータは、この書
き込みデータに置き換えられる。
げる！ではデータ線がフローティングになっている。一
方、書き込み時は、このデータ線が、書Ｎ込みデータの
Ｈ （Ｖｃ ｃ 乃・Ｌ（ＧＮＤ ）に固定されて耘り
、時刻ｔ６の後、ビット線の読み出しデータは、この書
き込みデータに置き換えられる。
時刻ｔ７以降は、（２）の再書き込み時と同じ動作によ
って、新しい情報がメモリセルに書き込まれる。
って、新しい情報がメモリセルに書き込まれる。
第６図は第２の実施例を示す。第１図と異なる点として
、書き込み用回路のＷＥＱＲをゲートとするトランジス
タは必要がない。壕た、センスアンプのＳＡＳ，ＳＡＳ
’ｅ各々のセンスアンプ用に２種類用意し（ＳＡＳＩ，
ＳＡＳ２，作をｌ６よク遅らせることで、読み出し用回
路のキャパシタはＵＰ信号のみで、ＳＥＬ２．ＳＢＬ２
のみをプーストしても良い。
、書き込み用回路のＷＥＱＲをゲートとするトランジス
タは必要がない。壕た、センスアンプのＳＡＳ，ＳＡＳ
’ｅ各々のセンスアンプ用に２種類用意し（ＳＡＳＩ，
ＳＡＳ２，作をｌ６よク遅らせることで、読み出し用回
路のキャパシタはＵＰ信号のみで、ＳＥＬ２．ＳＢＬ２
のみをプーストしても良い。
第７図は第３の実施例を示す。第６図と異なる点として
、読み出し用回路はＳＢＬ２．ＳＬＢ２をブーストする
ことができるとともにＳＢＬ Ｉ．ＳＬＢＩをもブース
トすることができる。また、ビット線センスアンプ切離
し回路および書き込み用回路のトランスファゲートを相
補型としている。
、読み出し用回路はＳＢＬ２．ＳＬＢ２をブーストする
ことができるとともにＳＢＬ Ｉ．ＳＬＢＩをもブース
トすることができる。また、ビット線センスアンプ切離
し回路および書き込み用回路のトランスファゲートを相
補型としている。
く発明の効果〉
以上の様に、本発明によれば、１ビット当たり１．５素
子のメモリセルが従来以上の読み出しマージンで実現で
きるため、ダイナミック型半導体記憶装置の高集積化に
大きく貢献するものである。
子のメモリセルが従来以上の読み出しマージンで実現で
きるため、ダイナミック型半導体記憶装置の高集積化に
大きく貢献するものである。
第１図は、本発明の第１の実施例の構戊を示す回路図、
第６図は、本発明の第２の実施例の構或を示す回路図、
第７図は、本発明の第３の実施例の構或を示す回路図、
第２図は、従来のダイナミック型半導体記憶装置の構或
を示す回路図、第３図は、第１図の動作を説明するため
の入力タイミング波形図、第４図及び第５図は、同じく
第ｌ図の回路の動作を説明するためのビット線の読み出
し時の波形を示す図である。 符号の説明 ｌＯ二本発明の方式によるメモリセ／ｖ（２ビット分）
、ｌ１：蓄積容量、１２，ｌ｛：第１及び第２の選択手
段となるトランスファゲー｝、１４．ｌ５：蓄積ノード
、１６．１７：センスアンプ、２０：従来の方式による
メモリセ／ｖ（１ビット分冫、２ｌ：蓄積容量、２２：
選択手段となるトランスファゲート、２８：蓄積ノード
。
第６図は、本発明の第２の実施例の構或を示す回路図、
第７図は、本発明の第３の実施例の構或を示す回路図、
第２図は、従来のダイナミック型半導体記憶装置の構或
を示す回路図、第３図は、第１図の動作を説明するため
の入力タイミング波形図、第４図及び第５図は、同じく
第ｌ図の回路の動作を説明するためのビット線の読み出
し時の波形を示す図である。 符号の説明 ｌＯ二本発明の方式によるメモリセ／ｖ（２ビット分）
、ｌ１：蓄積容量、１２，ｌ｛：第１及び第２の選択手
段となるトランスファゲー｝、１４．ｌ５：蓄積ノード
、１６．１７：センスアンプ、２０：従来の方式による
メモリセ／ｖ（１ビット分冫、２ｌ：蓄積容量、２２：
選択手段となるトランスファゲート、２８：蓄積ノード
。
Claims (1)
- 【特許請求の範囲】 １、情報の入出力に供する相補なる第１および第２のビ
ット線と、情報を記憶する蓄積容量手段と、該蓄積容量
手段を指定する第１および第２の選択手段を備え、前記
相補なるビット線の第１のビット線に前記第１の選択手
段を介して前記蓄積容量手段の一端を接続し、該蓄積容
量手段の他端を前記第２の選択手段を介して前記相補な
るビット線の第２のビット線に接続してなるメモリセル
構造を有し、該メモリセルに極性の正負、および２種類
の蓄積電荷量をもって、４値すなわち２ビットの情報を
記憶することを特徴とするダイナミック型半導体記憶装
置。 ２、前記相補なる第１および第２のビット線に、各々異
なった電圧の変化を与え、前記メモリセルより読み出さ
れた電位差を、前記蓄積容量手段の蓄積電荷量が多い場
合はそのまま、少ない場合は逆転させることを特徴とす
る特許請求の範囲第１項記載のダイナミック型半導体記
憶装置。 ３、前記相補なる第１および第２のビット線に、第３の
選択手段を介して第１の差動増幅器が、また第４の選択
手段を介して第２の差動増幅器が各々接続され、前記第
１のビット線に第３の選択手段を介して接続される第１
の差動増幅器の入力および第４の選択手段を介して接続
される第２の差動増幅器の入力と、各々の差動増幅器の
もう一方の入力とで、異った電圧の変化を与えることで
、前記メモリセルより読み出された電位差を、前記蓄積
容量手段の蓄積電荷量が多い場合はそのまま、小さい場
合は前記第１または第２のどちらか一方の差動増幅器の
入力の電位差を逆転させることを特徴とする特許請求の
範囲第１項記載のダイナミック型半導体記憶装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33097088 | 1988-12-29 | ||
| JP63-330970 | 1989-03-20 | ||
| JP1-68880 | 1989-03-20 | ||
| JP6888089 | 1989-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0316094A true JPH0316094A (ja) | 1991-01-24 |
| JP2622179B2 JP2622179B2 (ja) | 1997-06-18 |
Family
ID=26410069
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339799A Expired - Fee Related JP2622179B2 (ja) | 1988-12-29 | 1989-12-26 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2622179B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5995403A (en) * | 1996-03-29 | 1999-11-30 | Nec Corporation | DRAM having memory cells each using one transfer gate and one capacitor to store plural bit data |
| US6097620A (en) * | 1997-11-19 | 2000-08-01 | Nec Corporation | Multi-value dynamic semiconductor memory device having twisted bit line pairs |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2719237B2 (ja) | 1990-12-20 | 1998-02-25 | シャープ株式会社 | ダイナミック型半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60164989A (ja) * | 1984-02-08 | 1985-08-28 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
| JPS6116099A (ja) * | 1984-06-29 | 1986-01-24 | Sharp Corp | ダイナミック型半導体記憶装置 |
| JPS63149900A (ja) * | 1986-12-15 | 1988-06-22 | Toshiba Corp | 半導体メモリ |
-
1989
- 1989-12-26 JP JP1339799A patent/JP2622179B2/ja not_active Expired - Fee Related
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| JPS60164989A (ja) * | 1984-02-08 | 1985-08-28 | Toshiba Corp | ダイナミツク型ランダムアクセスメモリ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US6151237A (en) * | 1996-03-29 | 2000-11-21 | Nec Corporation | DRAM having each memory cell storing plural bit data |
| US6097620A (en) * | 1997-11-19 | 2000-08-01 | Nec Corporation | Multi-value dynamic semiconductor memory device having twisted bit line pairs |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2622179B2 (ja) | 1997-06-18 |
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