JPH0316137A - バイポーラ・トランジスタとその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は集積回路の分野、巣に具体的に云えば、バイ
ポーラ・トランジスタを形成する方法に関する。

従来の技術及び問題点 今日の集積回路の開発は、１個の集積回路チップ内にあ
る能動部品の密度を一層高くする傾向をたどり続けてお
り、密度が一層高くなると共に、能動部品の性能も改善
されている。この様な一層高い密度及び改善された性能
を達成する為には、勿論、ＭＯＳ回路に於けるゲート長
及びバイボーラ回路に於けるエミッタ接点の寸法の様な
トランジスタの特徴の寸法を減少しなければならない。

更に、部品の性能を改善づるには、或るトランジスタの
特徴の垂直方向の寸法をも減少することが必要である。

例えば、＾性能のバイボーラ及びＢ　ｉ　ＣＭＯＳ　（
バイボーラ及びＣＭＯＳ合併〉回路は、バイポーラ・ト
ランジスタのベース領域に対する工主ツタ接合の深さの
倍率を定めることを必要とする。第１に、エミツタ接合
が浅いと、エミッタ・ベース接合に於けるドーピング勾
配が一層急峻になる。第２に、エミツタ接合が浅くなる
と、一層浅いベース領域を使うことができる。打．込み
部を浅くする方が、−ａ厳密な制御ができるから、エミ
ッタ接合の深さを浅くすることは、狭いベース幅の厳密
な制御ができることになる。

今日のｎｐｎバイポーラ・トランジスタでは、ベース領
域と接触しているドーブされたポリシリコン層から、真
性（軽くドープされた）ベース領域に重なる酸化物層の
接点開口を介してｎ形ドーパントを拡散することにより
、拡散エミッタ領域を形成することがよく知られている
。勿論、エミッタ接合の深さは内方駆逐アニールの時間
と温度に関係すると共に、エジッタのボリシリ」ンの不
純物種目及びｍｅ．にも関係する。この為、エミッタの
ポリシリコンの不純物ｍ度をドげることにより、一・層
浅いエミッタ接合を形成することができる。第１図は、
エミッタのポリシリコン中の燐ドーパントの種々のＳ度
に対し、エミッタ接合の深さをＳＬＩＰＲＥＭ３シミュ
レーションによって求めたグラフである。アニール条件
が同一であれば（例えば、９０．０℃で２５分間〉、接
合の深さに対するドーピング濃度の影響は第１図に明ら
かである。

然し、エミッタのポリシリコン中の不純物Ｉ１度をこの
様に減少することによって欠点が出てくる。

不純物の濃度と共に、エミッタのポリシリコンの導電度
が低ｒするから、エミッタのポリシリコンの不純物ｌ１
度を下げることにより、エミッタ電極に対する直列抵抗
が増加する。密度の高い回路で、エミツタのポリシリコ
ンの断面積が小さい時、導電度がそれ以上減少すること
は、当然回路の性能に影響を及ぼす。更に、Ｂ　ｉ　Ｃ
ＭＯＳ構造にバイポーラ・トランジスタがある場合、エ
ミッタ電極（並びに工くツタのポリシリコンと同じポリ
シリコン層から形成されたｐチャンネル形ＭＯＳトラン
ジスタのゲー１・電極）のｎ形不純物濃度が減少寸ると
、ｐ形ソース／ドレインの打込みに露出した場合、工く
ツタのポリシリコンの可成りの反対ドーピングが起こり
得る。勿論、この様な反対ドーピングはエミッタ（及び
ゲート）電極の導電度を更に減少し、導電度がｐ形ソー
ス／ドレインの打込みの影響を強く受ける様な形で、そ
の導電度が低１・する。純粋にバイボーラ形の構造でも
、エミツタのポリシリコンの形成の後に、外因性べ一ス
打込みを実施し、エミッタのポリシリコンが外囚性ベー
スの打込みに露出する場合、工くツタのポリシリコンの
この様な反対ドーピングが起こり得る。

エミッタの接合の深さを小さくする別の方式は、燐では
なく、砒素をエミッタのポリシリコン中のｎ形ドーパン
トとして使うものである。砒素は燐に比べて、シリコン
中の拡敗が比較的遅いから、内方駆逐／二−ルの温度を
高くしなければならない。周知の様に、接合の深さを浅
く保つと共に、ＩＡ置の他の領域に於ける横方向の拡散
を最小限に抑える為には、処理温度を最低に寸ることか
望ましい。更に、砒素の拡散係数が低トすることにより
、このドーパントは面間囮の影響を一騎強く受ける様に
なり、それが拡散を妨げ、一員性のあるエミッタ接合の
深さの再現性を制限する倶れがある。

エミッタ接合の深さを浅くづる史に別の方式は、工４ツ
タ内方駆逐アニールとして急速熱処理（場合によっては
「急速熱アニール」又はＲＴＡと呼ばれることがある）
を使うものである。第２図は、１０５０℃で３０秒間の
ＲＴＡの後の、ポリシリコンの不純物濃度に対して接合
の深さをＳＵＰＲＥＭ３シミュレーションに基づいて描
いたグラフである。エミッタ接合の深さはこのアニール
によつて減少するが、ソース及びドレイン領域がエミッ
タ接合と伺じアニールで拡散されるＢ　ｉ　ＣＭＯＳ方
法では、工くツタに対するＲ丁八によって接合が浅くな
ることが、ＭＯＳ装買のソース及びドレイン領域に対し
ても起こる。同じチップにあるＭＯＳＩ置にとっては、
この様に接合が浅くなることは望ましくないことがある
。

従って、この発明の目的は、ポリシリコンの工互ツタ電
極の導電度を減少せずに、浅い工くツタ接合を形威する
ことができる様に、エミツタのポリシリコンを２種類の
ドーパントでドープする、バイポーラ・トランジスタを
＠造する方法を提供１ることである。

この発明の別の目的は、その後で反対導電型のドーパン
トを打込むことによって１くツタ電極が比較的影響を受
けない様な、前述の方法を提供することである。

この発明の別の目的は、エミツタ拡散の処理温度を最低
に抑えるこの様な方法を提供することである。

この発明の別の目的は、Ｂ　ｉ　ＣＭＯＳ集積回路に取
入れる為、ＣＭＯＳＩＵ理と両立性を持つこの様な方法
を提供することである。

この発明の別の目的は、エミッタのポリシリコンからの
ドーパントの拡敗を、同じチップ上にあるＭＯＳトラン
ジスタのソース／ドレイン領域を形成するのに使われる
のと同じアニール工程で実ｍすることのできる様なこの
様な方法を提供することである。

この発明のその他の目的並びに利点は、以下図面につい
て説明する所から、当業者に明らかになろう。

問題点を解決する為の　　　び この発明は、エミツタのポリシリコンが例えば夫々燐及
び砒素の様な拡散の早いドーパント及び遅いドーパント
の両方を受ける様な、バイポーラ・トランジスタを製造
する方法に実施することができる。拡散の早いドーパン
トはエミツタ接合を形成する為であり、拡散の遅いドー
パントは、その拡散係数が低下している為に、ポリシリ
コン層の導電度を高める。これによって、ポリシリコン
の導電度をエミツタの接合の深さとは無関係に選ぶこと
ができる。イオン打込みの後、ポリシリコン層のパター
ンを定めてエミツタ電極を限定し、外因性ベース領域を
打込む。外因性ベース領域の打込みの為に使われるマス
クは、エミツタのポリシリコン中に砒素がとｆよる為に
、エミッタのポリシリコンを全面的に覆う必要はなく、
外因性ベースの縁をエミッタのポリシリコンとセルファ
ラインにすることができ、エミツタ接合は比較的浅い状
態にと｛まる。Ｂ　ｉ　ＣＭＯＳ方法に取入れる場合、
ＭＯＳゲート電極をエミツタと同じポリシリコン層内に
形成することができ、エミツタのポリシリコンはｐチャ
ンネル形のソース／ドレインの打込みに露出することが
できる。更に、ＢｉＣＭＯＳ方法では、ソース／ドレイ
ン打込みに使われるのと同じアニールによって、エミツ
タ接合を駆逐することができ、この為ソース／ドレイン
打込み部及びエミツタ接合は独立に制御し得る深さを持
つ。

実　　施　　例 第３図乃至第１０図について、この発明に従って、パイ
ボーラ・トランジスタを形成する方法を説明する。この
発明のこの実施例をＢ　ｔ　ＣＭＯＳ方法について説明
する。この場合、バイポーラ・トランジスタだけでなく
、ｎチャンネル形及びｐチャンネル形トランジスタも同
じ集積回路チップに形成される。ＢｉＣＭＯＳ方法は、
バイボーラ方法だけで実施した場合にこの発明で得られ
る利点に比べてこの発明の追加の利点を例示するもので
ある。然し、この発明の重要な利点は、必ずしも同じチ
ップにＭＯＳトランジスタを形成せず、バイボーラ方法
で達成し得ることに注意されたい。

第３図に示す製造段階では、山方の種類のＭＯＳトラン
ジスタと、バイポーラ・トランジスタのコレクタ及びベ
ース領域とが井戸の中に既に構或されている。１９８７
年１２月７日に出願された係属中の米国特許出願通し番
号第１２９．２７１号には、第３図の構造を形成する方
法が説明されている。詳しいことはこの米国特許出願を
参照ざれたい。勿論、その中に何れのｆａ類のＭＯＳト
ランジスタを形成することができる様な領域を形成する
と共に、バイポーラ・トランジスタのコレクタ及びベー
ス領域を形成するのに投立つこの他の普通の方法も、こ
の場合に同じ様に用いることができ、この発明の利点を
活用することができる。

第３図はｐ一形基板２を示しており、その上に係属中の
米国特許出願通しｔＩ号第１２９，２７１号に記載され
る様にして、打込み及びアニールにより埋込みｎ十形領
戚８及び埋込みｐ形ｆｒｉ　Ｒ　１　２が形成されてい
る。バイボーラ◆トランジスタを第３図で形成する領域
は埋込みｎ十形領域８に弟なっており、この領域が周知
の様にサブコレクタとして作用する。埋込み領域８に遣
なるｎ形領域２０がバイポーラ・トランジスタのコレク
タとして作用し、表面から埋込みｎ十形領ｔｉｌ８まで
伸びるｎ十形領域５２が、埋込みｎ十形領域８のサブコ
レクタに対する表面接点として作用する。真性ベース領
１ａ６１がｎＪｌ領域２０の表面に形成され、この中に
エミッタ及び外因性ベース領域が形成される。酸化物層
６０が真性ベース領域６１に重なっており、この［を介
して真性ベース領域６１に対づるＬミツタ接点が形成さ
れる。係属中の米国特許出願通し番号第１２９．２７１
号に記載された方法゛ぐは、真性ベース領域６１は、厚
さ６０乃至１５０ｎｉａ程度の酸化物層６０を介して、
８０ｋＯＶのエネルギｒ：８Ｅ１３イオン／　ｃｄ程度
の猷の硼素の打込みによって形成されている。真性べ一
ス領ｌ４６１を形成する為のこう云う条件をこの発明の
方法で使うことができるが、この発明によってエミッタ
接合の深さが浅くなることにより、上に述べた条件で得
られるものよりも、−ｇ浅い真性ベース領域を使うこと
ができることに注意ざれたい。この発明によるベース打
込みの一例をあげると、４０ｋｅＶのＩネルギｒ６Ｅ１
３イ調ン／　ｃｉと云う最の硼素の打込みである。勿論
、真性ベース領域６１の深さが浅くなることは、ベース
幅が一層狭く、従って一層制御がよくなることを意味し
、従って一層高性能のトランジスタになることを意味す
る。

第３図の構造には埋込みｎ十形領Ｉ１１８’　も設けら
れており、ｎ形井戸２０′の下にあるが、この井戸の中
にｐチャンネル形ＭＯＳトランジスタが形戊される。埋
込みｎ十形領１ｊ！８　’　は、ｐチャンネル形装置の
動作にとって必要ではないが、埋込みｎ十形ｗ４域８と
共に形成することができるから、ｎ形井Ｐ３２０’の下
に埋込みｎ十形領１ａ８’　ＩＱけることによって、ラ
ッチアップの傾向を減少して、バック・ゲート・バイア
スを一周一様にすると云う利点が得られる。ｎ形井戸２
０′にゲート酸化物６２が重なっている。この酸化物は
、こ）に形成するｐチャンネル形トランジスタのゲート
誘電体として作用する。引用した米国特許出願通し番号
第１２９．２７１＠に記載されているが、真性ベース領
域６１の上には、ゲート酸化物６２より一層厚手の酸化
物膿６０を設けることが好ましい。この様に差をつける
ことが好ましいが、この発明の利点は、酸化物廟６０が
ＭＯＳゲート酸化物と大体１４じ厚さである構造でも得
られる。第３図では、ｎ十形ｆ１４域５３が表面からｎ
形井戸２０′を通って埋込みｎ十形領域８′に達するこ
とが示されている。このｎ十形領域５３は随怠選択であ
るが、一様な井戸のバイアスを達成することができる様
に、埋込みｎ十形領ｌＩｉ！８′　に対する抵抗値の小
さい表面接点を設ける点で有利である。

第３図のＢ　ｉ　ＣＭＯＳ構造に埋込みｐ形領戚１２も
設けられていて、ｎチャンネル形ＭＯＳｈランジスクを
形成するｐ形井戸２４の下にある。ｎ形井戸２０′の下
にある埋込みｎ十形領域８′　と同様に、埋込みｐ形領
戚１２はｎチャンネル形ＭＯＳトランジスタを設けるの
に必要ではないが、隣合う埋込みｎ十形ｍ　ｔａ　８及
び８′の間の接合の隔離に役立つと共に、ラッチアップ
の傾向を減少すること、並びにｐ形井戸２４内にあるｎ
チャンネル形トランジスタに対して一様なバック・ゲー
ト・バイアスを設けるのにも役立つ。ゲート酸化物６２
が、ｎ形井戸２０’の上と同じく、ｐ形井戸２４に重な
っている。

フィールド酸化物構造３２によって隔離が施こされる。

これらの構造は米国特許第４．５４１．１６７号に記載
された出願人のポリシリコン・バッファ形ＬＯＣＯＳを
含めた周知の局部酸化（ＬＯＧＯＳ）技術によって形成
される。この代りにトレンチ隔離の様な別の隔離構造を
設けてもよい。

第３図に示す場合、フィールド酸化物Ｉａ造３２が表面
でｐ形井戸２４をｎ形井戸２０′から隔離している。逆
バイアスされたダイオード隔離により、フィールド酸化
物構造３２の下で、隣合ったｐ形及びｎ形領域が更に互
に隔離ざれている。フィールド酸化物構造３２は、更に
、表向でｎ形井戸２０′をコレクタ領１ｔ１２０から隔
離する為、並びに真性ベース領域６１をｎ十形コレクタ
接点５２から隔離する為にも設けらてれいる。図示の様
に、埋込みｐ形領域１２′及びそれに重なるｐ形井戸２
４′を設けて、ｎ型井戸２０’及びｎ形コレクタ領ｔｉ
ｉｌ２０の様な同じ導電型の隣合った領域の間を更に陶
ｉｌ１ｔるのが好ましいことがある。

多結晶シリコン（ポリシリコン）層６４が、エミッタ及
びゲートｉｌ極を形成する時の第１のポリシリコン層と
して、構造の表面の上にデポジットされる。周知の様に
、この時間値調節打込みを実施して、所望の回路動作に
合う様に、ＭＯＳトランジスタの＠値を調節することが
できる。

こｊで説明するこの発明の好ましい実施例は、この方法
によって得られるゲート酸化物の改善された完全さの利
点を達成する為、王くツタ及びゲート電極を形成するの
に分割ポリシリコン方法を利用する。然し、Ｉ！電度の
高い工稟ツタ電極と共に浅いエミッタ接合を形成するこ
とに関するこの発明の利点は、Ｔ−主ツタ電極を形成す
るのに単一ポリシリコン庖を用いる方法でも達成するこ
とができることを承知されたい。この発明の利点は、１
９８８年６月２８日に付与された米国特許第４．７５３
．７０９Ｍに記載される二重ポリシリコン・バイポーラ
・トランジスタの様に、エミッタ電極から工夫ツタ接合
を拡散する他のバイボーラ構造に関連しても利用するこ
とができる。

第４図について説明すると、フォトレジストの様なマス
ク材料の層６６がポリシリコン層６４の上に配置される
。フォトレジスト６６を諺通の方法でパターンぎめして
現像して、真性ベース領賊６１の表面にエミッタ接点６
５の場所を定める。

その後、この場所にあるポリシリコン層６４及び酸化物
層６０を鶴通の方法でエッチし、他の場所はそれに重な
るフォトレジストｗ！ｊ６６によってポリシリコン層６
４を保護する。その後、フォトレジスト層６６をはがし
、第５図に示す様に、悠通のデボジッション方法によっ
て、その上に第２のポリシリコン層６８をデポジットす
る。酸化物層６０を通してエミッタ接点６５をエッチン
グした為、ポリシリコン層６８が真性ベース領域６１の
表面と物理的に接触する。

この発明では、ポリシリコン層６４．６８の積重ね構造
が、構造の全ての場所に於ける導電度を高める為、並び
に真性ベース領域６１にそれから拡敗すべきエミッタＷ
４域に対するドーパントを用意する為に、ドー１ざれる
。この発明では、ポリシリコン層６４及び６８は２種類
のドーパント種目を用いてドーブすべきである。一方は
シリコンでの拡散係数が高く、もう１つはシリコンでの
拡故係数が低い。このドーピングは後で詳しく説明する
が、イオン打込みによって行なうことが好ましい。この
代りに、２種類のドーパント種目を用いてポリシリコン
層をドーブするこの他の方法を使ってもよい。こう云う
方法は、デボジッションの間、ポリシリコンをその場所
でドーブすること、並びに（燐に対づるＰＯＣ９３又は
Ｐ口３の様な）ドーパント源の分解によるドーパントの
予備デボジッシ１ンを含む。

前に述べた槌に、イオン打込みが、Ｗ４重ねポリシリコ
ン層６４．６８にドーパント種目を設ける好ましい方法
である。この実施例では、好ましいドーパント種目は燐
と砒素であり、燐は砒素に比べて、シリコン中の拡散係
数が相対的に高い。燐の打込みの出はＩＥ１５乃至５Ｅ
１５イオン／ｃｄ程度にすることが好ましく、８０ｋｅ
■程度のエネルギで打込むが、砒素の打込みの好ましい
潰及びエネルギは５Ｅ１５乃至２Ｅ１６イオン／ａ！程
度であって、エネルギは５０ｋｅＶ程度である。後で説
明づるデータから明らかになるが、砒素及び燐の打込み
の打込み条件を互いに独立にｌ１節して、構造に希望す
る工互ツタの深さ及び導電度をｊｉ１適にすることがで
きる。

層６４．６８のドーピングの後、［ね腹をパターンぎめ
してエッチし、第６図に示す様にゲートｆｆｉ極６９ｃ
＋及びエミツタ電極６９ｅを定める。

２つのポリシリコンｌｉｌ６４．６８が機能的に合体し
て単一膿となり、この為一層構造と呼ぶことにする。そ
の後表面の上にフォトレジストの様なマスク層７２を設
け、写ＪＡ製版によってパターンぎめして現像し、第７
図に示す様に、ｎ形リーチスルー打込みを受ける場所を
限定する。リーチスルー打込みを使うのは、出願人の有
する米国特許第４，５６６．１　７５号に記載ざれてい
る様に、ｎチャンネル形ＭＯＳトランジスタのソース及
びドレインに傾斜接合を設ける為である。マスク廟７２
が、ｐ形井戸２０′のうち、ｐ形のソース／ドレイン打
込みを受ける部分を保護し、真性ベースｌ！ｌ！６１を
保護する。接点にとって不可欠ではないが、コレクタ接
点５２及びｎ形井戸接点５３は第７図に示す様なリーヂ
スルー打込みを受けることができる。ｐ形井戸２４のう
ち、リーチスルー打込みを受ける部分が、第８図に領域
７４として示されている。

この後例えばＴＥＯＳ分解により、全体的に二酸化シリ
コン層をデポジットし、異方性エッチングにより、第８
因に示す様に、ゲート電極６９Ｑ及びエミッタ電極６９
ｅの垂直の縁の上に側壁酸化物フィラメント７８を形成
づる。米［１１￥Ｆ！許第４，５６６．１７５＠に記載
されている様に、側壁酸化物フィラメント７８はＭＯＳ
トランジスタに傾斜接合を形成するのに投立つ。その後
、フォトレジストの様なマスク廟８０を構造の上に配置
し、リーチスルー打込みに使ったのと同じパターンに写
真製版で定めて、現像して、ｐ形井戸２０’　の部分及
びバイボーラ領域をｎ形のソース／ドレイン打込みから
マスクする。頗斜接合を形成する為、ソース／ドレイン
打込みが、リーチスルー打込みよりも不純物濃度をずっ
と高くする。係属中の米国特許出願通し番号第１２９．
２７１号に記載ざれている様に、ソース／ドレイン打込
み自体が燐及び砒素の両方を打込んで、所望の不純物勾
配を作ることができる。

第９図には、ｐ形ソース／ドレイン打込み部及び外因性
ベース打込み部が示ざれている。フォトレジストの様な
マスク−８２を設け、写真製版でパターンぎめして現像
し、ｐ形イオン打込みを受ける場所を定める。こう云う
領域は、ｎ形井戸２０′内にあるｐチャンネル形トラン
ジスタのソース及びドレイン領域、ｐ形井戸２４に対す
る接点の場所、及び真性ベース領域６１のうち、周知の
様に直列ベース抵抗を減少する為にＩｌｌ！度の高い接
点を希望する一部分を含む。マスク層８２が、ｐ形井Ｆ
Ｊ２４のうち、ｎ形リーチスルー及びソース／ドレイン
打込みを受けた領ｔａ７４並びに接点領域５２．５３を
保護する。

上に述べた工くツタ電極６９ｅのドーピングの為、エミ
ッタ７ｔ極６９ｅはｐ形ソース／ドレイン打込みに部分
的に又は全面的に露出することがある。これは、エミッ
タ電極６９ｅに砒素ドーパントが存在する為であり、こ
れによってｎ形不純物ｉｌ１度を高く保つことができ、
ｐ形ソース／ドレイン打込みによる反対ドーピングを極
く小さくする。

典形的なｐ形ソース／ドレイン打込みは、２０ｋｅ■程
度のｌネルギで、１Ｅ１５乃至５Ｅ１５イオン／　ｃｒ
ｄ程度の硼素である。然し、接点領域ｂ２がｐ形ソース
／ドレイン打込みから完全にマスクされる様に保証する
為、エミッタ′ＩｉｆＶＭ６９ｅの上にマスク層８２を
重ねることが好ましい。エミッタ電極６９８の縁の上に
側壁酸化物フィラメン１ヘ７８を設けることが好ましい
。これは、こうすると、ｐ形ドーパントの場所がセルフ
？ライン形式でエミッタ領域から分離されるからである
。

第１０図について説明すると、マスク廟８２を除去し、
打込まれた不純物を所望の深さに拡敗する為に使われる
高温アニールをした後の構造が示されている。この実施
例では、このアニールがバイポーラ・トランジスタの打
込まれた外因性べ一ス８６、及び夫々ｎチャンネル形及
びｐチャンネル形トランジスタの打込まれたソース／ド
レインｆｎ域７４．８４を拡散させるだけでなく、エミ
ツタ電極６９ｅからのドーパントを真性ベース領域６１
にも拡散させて、第１０図に示す様にエミツタ領域８９
を形成する。典形的なソース／ドレイン・アニールは不
活性雰囲気内で９００℃での２５分間のアニールである
。この代りに、希望によっては急速熱アニールによって
アニールを行なってもよい。

上に述べた方法が完了した後、米国特許出願通し番号第
１２９．２７１号に記載ざれている様な普通の方法で、
トランジスタの完成及びその相互接続を行なうことがで
きる。その後、基板２０の部分から側々の回路を分離し
、周知の様に、ワイヤ・ボンデイング、直接盛上げ接続
等により、それに対して外部接続を施こすことができる
。その後、個々の回路を２重インライン・パッケージ、
チップ支持体又は別の形式のパッケージにパッケージす
ることができる。この様なパッケージの一例が１９８５
年１月２２日に付与された出願人の米国特許第４．４９
５．３７６号に記載されている。

この発明の方法は、エミッタ？Ｉ極６９ｅに高い不純物
濃度を達成すると共に、エミッタ接合を浅くすると云う
利点をもたらす。この実施例では、エミッタ電極６９ｅ
に燐及び砒素の両方のドーパント種目があるから、燐の
打込み量はエミッタ接合の所望の深さを定める様に選び
、これに対して砒素の量は、エミッタ電極６９８に所望
の導電度を定める様に選ぶことができる。第１１図は、
ＳＵＰＲＥＭ３シミュレーションに基づいて、燐の打込
みが量が２Ｅ１５イオン／ｃＩＡである場合、砒素の打
込み量に対１る接合の深さの依存性を示している。第１
１図は、砒素の打込み量がピロから２Ｅ１６イオン／７
の範囲では、９００℃で２５分間のアニール後のエミッ
タ接合の深さが、ポリシリコンの下面から１４０ｎｍＰ
Ｊ度であり、砒素の憩に対する変化が小さいことを示し
ている。第１２図は、燐の打込み量が５Ｅ１５イオン／
ａｉの場合の同様なグラフである。第１１図及び第１２
図を比較すれば、５Ｅ１５イオン／ｄと云う量によつて
得られる接合の深さは、ポリシリコンの下面から約３０
０ｎｅであって、やはり砒素のａによる変化が小さいか
ら、エミッタ接合が燐の打込み量に対して強い依存性が
あることが分る。

前に説明した様に、エミッタ電極に砒素が存在すること
は、エミッタ電極がｐ形打込みに露出した彰費を少なく
するのに役立つ。比較的浅い接合を作る為に、５Ｅ１５
イオン／ｄの量で、燐だけを用いて打込んだエミツタ電
極を用いて製造された１・ランジスタでは、ｐ形ンース
／ドレインの打込み恐を３Ｅ１５イオン／ｄ１％：ｔる
と、ｐ形打込み部からの反対ドーピングの為に、ＢＶ　
　　　がＣ　ｅ　Ｏ ２ボルト増加することが分った。１ヒ１６イオン／Ｃ一
の砒素の打込みと共に、５Ｅ１５イオン／ｃｓｆの燐を
打込みしたトランジスタでは、上に述べたｐ形ソース／
ドレイン打込みに対して露出したことによるＢｖ　　　
に対する影響は何も認められＣ　ｅ　Ｏ なかった。

従って、エミツタ電極のドーピングに２種類のドーパン
ト種目を使うことにより、２種目の拡散係数の違いの為
に、工くツタ接合の深さとポリシリコン・エミッタ電極
の不純物濃度とを比較的無関係に制御することができる
。これによっ−（エミッタ接合は拡散係数が一順大きい
種目のイオンで主にドーブされ、拡敗係数が一層小さい
種目はエミッタ電極に残る。ここで述べた例では、エミ
ッタ接合が主に燐でドーブされ、打込まれた砒素はエミ
ッタ電極にとずまっている。例えば、工互ツタ電極に砒
素が存在することは、ポリシリコンとその下にある単結
品シリコンの間の界面に高い不純物ｍ度を作り、それが
トランジスタのエミッタ効率を改善する。上に述べた例
ではドーパントとして燐及び砒素を用いたが、勿論、そ
の代りに他のドーパントを用いても、この発明の利点が
依然として得られる。例えば、アンチモンは比較的拡散
係数の低いｎ形ドーパント種目の別の一例である。

好ましい実施例についてこの発明を詳しく説明したが、
この説明が例に過ぎず、この発明を制約するものと解し
てはならないことを承知ざれた。

更に、当業者が以上の説明から、この発明のその実施例
の細部に色々な変史を加えること、並びこの発明の他の
実施例を考えることが当然にできよう。この様な変更及
び追加の実施例も、特許請求の範囲によって定められた
この発明の範囲内に属することを承知されたい。

以上の説明に関連して更に下記の項を開示づる。

（１）半導体本体の表面にバイポーラ・トランジスタを
製造する方法に於いて、該本体に第１の導電型を持つコ
レクタ領域を形成し、該コレクタ領域内で前記表面に配
賀された、第２の導電型を持つベース領域を形成し、前
記表面で蘭記べ・−ス領域と接触する半導体層を形成し
、該半導体層は前記第１の導電型を持つ第１及び第２の
ドーパントでドープされており、該第１のドーパントは
前記第２のドーパントに比べて相対的に高い拡散係数を
持ち、前記半導体本体を加熱して前記第１のドーパント
を前記半導体層から前記ベース領域に拡故してエミッタ
ｇＡｗＬを形成する工程を含む方法。

（２）（１）項に記載した方法に於いて、半導休層を形
成する工程の前に、前記ベース領域の上に誘電体願を形
成し、箇記半導体廟を形成する工程の前に、前記誘電体
層の中に接点をエッチングしてエミッタ接点を定め、前
記半導体局が該接点を介して前記ベース領域と接触する
方法。

＜３）（１）項に記載した方法に於いて、第１の導電型
がｎ形であり、第２の′４電型がｐ形である方法。

（４）（３）項に記載した方法に於いて、第１のドーパ
ントが燐である方法。

（５）（４）項に記載した方法に於いて、第２のドーパ
ントが砒素である方法。

（６）（１）項に記戟した方法に於いて、半導体層が多
結晶シリコンである方法。

（７）（１）項に記載した方法に於いて、ｉｙｌ記加熱
する工程の前に、前記半導体層をエッチングしてエミッ
タ電極を限定し、前記第２の１電型を持つドーパントを
用いて前記ベース領域の一部分をドーブし、前記エミッ
タＫｆｆｌが該ドーピングに８出する方法。

（８）（７）項に記載した方法に於いて、前記ドーピン
グがイオン打込みによって行なわれる方法。

（９）（１）項に記載した方法に於いて、前記第１及び
第２のドーパントを前記半導体層にイオン打込みする工
程を含む方法。

（１０）半導体本体の表面にバイポーラ・トランジスタ
及び電界効果トランジスタを形ＴＲｔる方法に於いて、
該本体に第１の導電型を持つコレクタｆＩ域を形成し、
前記表向の第１の場所で前記コレクタ領域内に配置され
た第２の導電型を持つベースｆｌｗ４を形成し、前記表
面の第２の場所に前記第１の導電型を持つ第１の井戸を
形成し、咳第１の井戸の上にゲート誘電体を形成し、前
記ベース領域と接触し且つ前記ゲート誘電体に重ねて半
導体騎を形成し、該半導体層は前記第１の導電型を持つ
第１及び第２のドーパントでドープざれており、該第１
のドーパントは該第２のドーパントに比べて相対的に高
い拡散係数を持ち、前記半導体層の選ばれた部分を除去
して、ＩｙＩ記ベース領域と接触するエミッタ電極及び
前記井戸に重なるゲート゛踵極を限定し、前記第１の井
戸のうち、前記ゲート電極の近くにある部分を前記第２
の導電型を持つドーパントでドープし、前記半導体本体
を加熱して、前記半導体層からの第１のドーパントを前
記ベース領域に拡散させてエミツタ領域を形成する１程
を含む方法。

（１１）（１０）項に記載した方法に於いて、前記第１
のｉｔ戸の部分をドーブする１程がイオン打込みであり
、萌記エミツタ電極が、用２の導゛市型を持つドーパン
トのイオン打込みに露出でる方法。

（１２）（１０）項に記載した方法に於いて、第１の導
電型がｎ形であり、第２の導゛慰型がｐ形である方法。

（１３）（１２）項に記載した方法に於いて、第１のド
ーパントが燐である方法。

（１４）（１３）項に記載した方法に於いて、第２のド
ーパントが砒素である方法。

（１５）（１０）項に記載した方法に於いて、前記半導
体層が多結晶シリコンである方法。

（１６）（１０）項に記載した方法に於いて、前記表面
の第３の場所に前記第２の導電型を持つ第２の井戸を形
成し、前記ゲートｍＪｋを形成する工程が前記第２の井
戸の上にゲート電極をも形成し、前記半導体層の選ばれ
た部分を除去する工程が前記第２の井戸の上にゲート電
極をも定め、更に、前記第１の導電型を持つドーパント
を、前記第２の井戸のうち、前記ゲート電極の近くにあ
る部分に打込み、前記半導体本体を加熱する工程が、前
記第１の導電型を持つ打込まれたドーパントを前記刀２
の井戸に拡散させる方法。

（１７）（１０）項に記載した方法に於いて、パッケー
ジの外部端子からバイボーラ及びｆｆｉ？ｉｌ効果トラ
ンジスタに対する電気接続を施こすことを含む方法。

（１８〉半導体本体の表面に形成されたバイポーラ・ト
ランジスタに於いて、第１のＩ！電型を持つコレクタ領
域と、筒記表血で前記］レクタｗ４域内に配置ざれた、
第２の）［型を持つベース領域と、該ベースｆＲ域内に
配置ざれていて、前記第１の導電型を持つ第１のドーパ
ント種目を用いてドープされた前記第１の導電型を持つ
エミツタ領域と、該エミッタ領域と接触するエミッタ電
極とを有し、該エミッタ電極は前記第１の導電型を持つ
第２のドーパント種目を用いてドーブされた半導体材料
で構成されていて、前記相１のドーパント種目が前記第
２のドーパント＠目よりも相対的に高い拡散係数を持っ
ているバイポーラ・トランジスタ。

（１９）（１８）項に記載したバイポーラ・トランジス
タに於いて、前記ベース領域の上に配置された誘電体層
を有し、前記エミッタ電極が該誘電体層に重なっていて
、前記誘電体層の中にエッチングした接点を介して前記
ベース領域と接触しているバイポーラ・トランジスタ。

（２０）（１９）項に記載したバイボーラ●トランジス
タに於いて、前記エミッタｔＲ域の形が、前記工ｌツタ
電極から前記接点を通してのドーパントの拡散に特有で
あるバイポーラ・トランジスタ。

（２１＞（１８）項にＦ［ｌ！載したパイボーラ・トラ
ンジスタに於いて、前記表面で前記ベース領域の中に形
成された第２の導電型を持つ外因性ベース領域を右し、
該外因性ベース領域は前記ベースｍＲよりも相対的によ
り強くドーブされているバイポーラ・トランジスタ。

（２２）（１８）項に記載したバイポーラ・トランジス
タに於いて、前記第１の導電型がｎ形であり、第２の導
電型がｐ形であるバイポーラ・トランジスタ。

（２３）（２２）項に記載したバイポーラ・トランジス
タに於いて、第１のドーパントが燐であるバイポーラ・
トランジスタ。

（２４＞（２３）項に記載したバイポーラ・トランジス
タに於いて、第２のドーパントが砒素であるバイポーラ
・トランジスタ。

（２５〉バイポーラ・トランジスタとその製法を説明し
た。トランジスタはエミツタ領域（８９）を持ち、これ
はポリシリコン（６９ｅ）から真性ベース領域（６１）
に拡敗して作る。ここでポリシリコン（６９ｅ）は拡故
係数の異なる２種類のドーパント種目を用いてドーブす
る。拡故係数が高い方の不純物濃度、例えば燐は工くツ
タ接合の深さを定める為に選ぶことができ、これは浅く
することが好ましい。これに対して拡散係数が低い方の
種目の不純物濃度、例えば砒素は導電度の高い工互ツタ
電極（６９ｅ）を作ると共に、外因性べ−ス領１１（８
６）の打込みによる反対ドーピングに対するエミッタ電
極（６９ｅ）の影響の受易さを少なくすることができる
。この構造は、工くッタ（８９）及びＭＯＳトランジス
タのソース／ドレイン（７４．８６）を拡敗する為に向
じアニールを使うことができるから、Ｂ　Ｉ　ＣＭＯＳ
５１！ｌ理と両立し得るものであり、拡散係数が高い方
の種目の打込み条件を通じて、工互ツタ接合の深さが最
適にされる。この発明のエミッタ電極＜６９ｅ）は、反
対導Ｍ型のソース／ドレインの打込みに露出しても、反
対ドーピングの［Ｐが減少する。

【図面の簡単な説明】

第１図は従来のトランジスタに於けるエミツタ接合の深
さをエミッタのポリシリコンの打込み造に対して示すグ
ラ゛ノ図、第２図は急速熱アニールを用いた従来の方法
で形成したトランジスタの工くツタ接合の深さをエミツ
タのポリシリコンの打込み量に対して示すグラフ図、第
３図乃至第１０図はこの発明に従って形成されるＢ　ｉ
　ＣＭＯＳ構造の断面図で、種々の製造工程を示す。第
１１図はこの発明のトランジスタで燐の所定尾を用いた
場合のエミッタ接合の深さを砒素の打込み屋に対して示
すグラフ図、第１２図はこの発明のトランジスタで２番
目の燐の所定量を用いた場合のエミッタ接合の深さを砒
素の打込み潰に対して示すグラフ図である。 主な符号の説明 ２：ｐ一形基板 ８：ｎ十形サブコレクタ領域 ２０：ｎ形コレクタ領域 ６１：ｐ形ベース領域 ６９ｅ：エミツタ接点 ８９：工くツタ領域

Claims (1)

1. 【特許請求の範囲】 １、半導体本体の表面にバイポーラ・トランジスタを製
   造する方法に於いて、該本体に第１の導電型を持つコレ
   クタ領域を形成し、該コレクタ領域内で前記表面に配置
   された、第２の導電型を持つベース領域を形成し、前記
   表面で前記ベース領域と接触する半導体層を形成し、該
   半導体層は前記第１の導電型を持つ第１及び第２のドー
   パントでドープされており、該第１のドーパントは前記
   第２のドーパントに比べて相対的に高い拡散係数を持ち
   、前記半導体本体を加熱して前記第１のドーパントを前
   記半導体層から前記ベース領域に拡散してエミッタ領域
   を形成する工程を含む方法。 ２、半導体本体の表面に形成されたバイポーラ・トラン
   ジスタに於いて、第１の導電型を持つコレクタ領域と、
   前記表面で前記コレクタ領域内に配置された、第２の導
   電型を持つベース領域と、該ベース領域内に配置されて
   いて、前記第１の導電型を持つ第１のドーパント種目を
   用いてドープされた前記第１の導電型を持つエミッタ領
   域と、該エミッタ領域と接触するエミッタ電極とを有し
   、該エミッタ電極は前記第１の導電型を持つ第２のドー
   パント種目を用いてドープされた半導体材料で構成され
   ていて、前記第１のドーパント種目が前記第２のドーパ
   ント種目よりも相対的に高い拡散係数を持っているバイ
   ポーラ・トランジスタ。