JPH031614A - スリーステートバッファ回路 - Google Patents
スリーステートバッファ回路Info
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- JPH031614A JPH031614A JP1135611A JP13561189A JPH031614A JP H031614 A JPH031614 A JP H031614A JP 1135611 A JP1135611 A JP 1135611A JP 13561189 A JP13561189 A JP 13561189A JP H031614 A JPH031614 A JP H031614A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は入力信号に応じて出力端子の状態を低インピー
ダンスのロウレベル、ハイレベルおよび高インピーダン
スの３つの状態に切換え得るスリーステートバッファ回
路であって、 特に出力端子が低インピーダンス状態から高インピーダ
ンス状態に遷移した際、象、速に出力信号線の電位を最
終レベルに一致させ得る機能を備えたスリーステートバ
ッファ回路に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
ダンスのロウレベル、ハイレベルおよび高インピーダン
スの３つの状態に切換え得るスリーステートバッファ回
路であって、 特に出力端子が低インピーダンス状態から高インピーダ
ンス状態に遷移した際、象、速に出力信号線の電位を最
終レベルに一致させ得る機能を備えたスリーステートバ
ッファ回路に関する。 なお以下各図において同一の符号は同一もしくは相当部
分を示す。
従来、ワイヤードオア接続あるいはバス型の接続を可能
にするため、オープンコレクタ、オープンドレイン、ス
リーステート方式等の出力バッファが用いられている。 第７図はオープンコレクタ素子４０を出力トランジスク
とするバ・ンファ回路４１の出力端子をワイヤードオア
接続信号線４８を介して相互に結合してワイヤードオア
接続を実現した例であり、オープンコレクタ素子４０は
その出力をロウレベル（以下Ｌレベルと記す）に駆動し
ようとする場合のみ低インピーダンスとなり、その出力
のハイレベル（以下Ｈレベルと記す）は、全ての素子４
０が高インピーダンスとなるときにプルアンプ抵抗ＲＰ
Ｉにより保持される。 この回路ではプルアップ抵抗ＲＰＩは、オープンコレク
タ素子としての出力トランジスタ４０の能力によりその
最、小値が制限されるため、ＬレベルからＨレベルへは
プルアップ抵抗ＲＰＩ と入出力素子、配線等の容量に
より発生する浮遊容量Ｃ８とで決まる時定数でしか遷移
しないことになり、この遷移の際、出力信号レベル（つ
まり信号線４８のレベル）の安定の遅れを招く。 そこで特開昭６０−１８２２１８号公報では、第８図に
示すように、オープンコレクタ素子としての出力トラン
ジスタ４０の出力端子ＯＵＴがＬレベルから高インピー
ダンス状態へ遷移する過渡期のみ、データ入力端子ＩＮ
への入力信号の立下りを微分する回路４６を介してトラ
ンジスタ４５をオンさせ、出−力端子ｏｕ’ｒを低イン
ピーダンスでＨレベルに駆動し、信号線４８を急速にＨ
レベルへ安定させるオープンコレクク型のバッファ回路
４１が提案されている。
にするため、オープンコレクタ、オープンドレイン、ス
リーステート方式等の出力バッファが用いられている。 第７図はオープンコレクタ素子４０を出力トランジスク
とするバ・ンファ回路４１の出力端子をワイヤードオア
接続信号線４８を介して相互に結合してワイヤードオア
接続を実現した例であり、オープンコレクタ素子４０は
その出力をロウレベル（以下Ｌレベルと記す）に駆動し
ようとする場合のみ低インピーダンスとなり、その出力
のハイレベル（以下Ｈレベルと記す）は、全ての素子４
０が高インピーダンスとなるときにプルアンプ抵抗ＲＰ
Ｉにより保持される。 この回路ではプルアップ抵抗ＲＰＩは、オープンコレク
タ素子としての出力トランジスタ４０の能力によりその
最、小値が制限されるため、ＬレベルからＨレベルへは
プルアップ抵抗ＲＰＩ と入出力素子、配線等の容量に
より発生する浮遊容量Ｃ８とで決まる時定数でしか遷移
しないことになり、この遷移の際、出力信号レベル（つ
まり信号線４８のレベル）の安定の遅れを招く。 そこで特開昭６０−１８２２１８号公報では、第８図に
示すように、オープンコレクタ素子としての出力トラン
ジスタ４０の出力端子ＯＵＴがＬレベルから高インピー
ダンス状態へ遷移する過渡期のみ、データ入力端子ＩＮ
への入力信号の立下りを微分する回路４６を介してトラ
ンジスタ４５をオンさせ、出−力端子ｏｕ’ｒを低イン
ピーダンスでＨレベルに駆動し、信号線４８を急速にＨ
レベルへ安定させるオープンコレクク型のバッファ回路
４１が提案されている。
しかしながら第８図の回路は、ＴＴＬ方式のオープンコ
レクタ回路において、出力端子ＯＵＴ側のＨレベルへの
短時間での安定化を計ったものであり、第９図に示すよ
うに、ＭＯＳ型の素子で構成されたバッファ回路４１が
ワイヤードオア接続され、このワイヤードオアの出力信
号線４８をプルダウン抵抗ＲＰ２によりバッファ回路４
１の高インピーダンス時にＬレベルに安定させるような
場合には適用できない。 また、長距離あるいは高速な信号線に対しては、信号レ
ベルの遷移に起因する反射波の発生を防止するため、信
号線端において線路インピーダンスに近い値で終端する
方法がとられるが、ＴＴＬあるいはＭＯＳレベルの信号
線においては、出力素子のドライブ能力の点から、第１
０図に示すように電源電圧Ｖｃｃを終端抵抗ＲＴｌ、
ＲＴ２を介して分圧してなる中間電位でバス接続の出力
信号５３を終端する方式が一般的である。 このような終端を行った信号綿５３に対して、従来方式
の高速化した出力素子を適用した場合には、高インピー
ダンス状態への遷移時の信号線５３上の電圧レベルは第
１１図に示すようになる。つまり、高インピーダンスの
期間Ｌ５における電圧の安定化時間は、第１０図におけ
る浮遊容量Ｃ５と終端抵抗ＲＴ１． ＲＴ２によって決
定されることになり、高速化は期待できない。また、低
インピーダンスの期間ｔ３にＬレベルを出力していた場
合、期間ｔ３から期間ｔ５へ向う途中の遷移期Ｌ４に、
無駄な高速、大振幅の電圧の変動が発生することになり
、クロストーク、高周波ノイズ等の発生要因となる。 そこで本発明は前述のような問題を解消するために、終
端電位に相当する電位を入力するための外部端子と、出
力端子が低インピーダンス状態から高インピーダンス状
態へ遷移する過渡期にのみ、この外部端子に設定された
終端電位相当の電位で出力端子を駆動する回路とを備え
たスリーステートバッファ回路を提供することを課題と
する。
レクタ回路において、出力端子ＯＵＴ側のＨレベルへの
短時間での安定化を計ったものであり、第９図に示すよ
うに、ＭＯＳ型の素子で構成されたバッファ回路４１が
ワイヤードオア接続され、このワイヤードオアの出力信
号線４８をプルダウン抵抗ＲＰ２によりバッファ回路４
１の高インピーダンス時にＬレベルに安定させるような
場合には適用できない。 また、長距離あるいは高速な信号線に対しては、信号レ
ベルの遷移に起因する反射波の発生を防止するため、信
号線端において線路インピーダンスに近い値で終端する
方法がとられるが、ＴＴＬあるいはＭＯＳレベルの信号
線においては、出力素子のドライブ能力の点から、第１
０図に示すように電源電圧Ｖｃｃを終端抵抗ＲＴｌ、
ＲＴ２を介して分圧してなる中間電位でバス接続の出力
信号５３を終端する方式が一般的である。 このような終端を行った信号綿５３に対して、従来方式
の高速化した出力素子を適用した場合には、高インピー
ダンス状態への遷移時の信号線５３上の電圧レベルは第
１１図に示すようになる。つまり、高インピーダンスの
期間Ｌ５における電圧の安定化時間は、第１０図におけ
る浮遊容量Ｃ５と終端抵抗ＲＴ１． ＲＴ２によって決
定されることになり、高速化は期待できない。また、低
インピーダンスの期間ｔ３にＬレベルを出力していた場
合、期間ｔ３から期間ｔ５へ向う途中の遷移期Ｌ４に、
無駄な高速、大振幅の電圧の変動が発生することになり
、クロストーク、高周波ノイズ等の発生要因となる。 そこで本発明は前述のような問題を解消するために、終
端電位に相当する電位を入力するための外部端子と、出
力端子が低インピーダンス状態から高インピーダンス状
態へ遷移する過渡期にのみ、この外部端子に設定された
終端電位相当の電位で出力端子を駆動する回路とを備え
たスリーステートバッファ回路を提供することを課題と
する。
前記の課題を解決するために本発明の回路は、「データ
入力端子（ＩＮなど）、制御入力端子（イネーブル制御
入力端子ＥＮなと）、および出力端子（ＯＵＴなど）を
備え、前記制御入力端子への入力論理値に応じて前記出
力端子を低インピーダンス状態と高インピーダンス状態
とに切換え、かつこの低インピーダンス状態のもとで、
前記データ入力端子への入力論理値に応じて前記出力端
子をロウレベルとハイレベルとに切換るスリーステート
バッファ回路において、 外部電位を入力するための外部電位入力端子（終端電位
入力端子ＣＶなど）と、 前記出力端子を低インピーダンス状態から高インビーダ
ンス状態へ切換える前記制御入力端子への入力論理値の
変化を検出し、前記インピーダンス状態の切換わりの遷
移期間にパルスを出力する状態変化検出手段（立上り検
出回路２など）と、前記パルスに基づいて前記遷移期間
にのみ前記出力端子と前記外部電位入力端子とを結合し
て、この２つの端子の電位を一致させる接続手段（アナ
ログスイッチ３など）と、 を備えたｊものとする。
入力端子（ＩＮなど）、制御入力端子（イネーブル制御
入力端子ＥＮなと）、および出力端子（ＯＵＴなど）を
備え、前記制御入力端子への入力論理値に応じて前記出
力端子を低インピーダンス状態と高インピーダンス状態
とに切換え、かつこの低インピーダンス状態のもとで、
前記データ入力端子への入力論理値に応じて前記出力端
子をロウレベルとハイレベルとに切換るスリーステート
バッファ回路において、 外部電位を入力するための外部電位入力端子（終端電位
入力端子ＣＶなど）と、 前記出力端子を低インピーダンス状態から高インビーダ
ンス状態へ切換える前記制御入力端子への入力論理値の
変化を検出し、前記インピーダンス状態の切換わりの遷
移期間にパルスを出力する状態変化検出手段（立上り検
出回路２など）と、前記パルスに基づいて前記遷移期間
にのみ前記出力端子と前記外部電位入力端子とを結合し
て、この２つの端子の電位を一致させる接続手段（アナ
ログスイッチ３など）と、 を備えたｊものとする。
３ステ一トバツフブ回路の出力端子が低インピーダンス
状態から高インピーダンス状態に遷移する短期間に、出
力端子に低インピーダンスで予め外部から設定した終端
電位に等しい電位を出力することにより、終端抵抗ある
いはプルアップ抵抗。 プルダウン抵抗の値に関わりなく、浮遊容量を高速に充
電することが可能となり、出力電圧レベルを短期間に安
定させることができる。また、この充電は出力信号レベ
ルが変化する過渡期にのみ行われるので、そのままバッ
ファ回路の出力端子をワイヤードオア接続あるいはバス
接続することが可能である。
状態から高インピーダンス状態に遷移する短期間に、出
力端子に低インピーダンスで予め外部から設定した終端
電位に等しい電位を出力することにより、終端抵抗ある
いはプルアップ抵抗。 プルダウン抵抗の値に関わりなく、浮遊容量を高速に充
電することが可能となり、出力電圧レベルを短期間に安
定させることができる。また、この充電は出力信号レベ
ルが変化する過渡期にのみ行われるので、そのままバッ
ファ回路の出力端子をワイヤードオア接続あるいはバス
接続することが可能である。
以下第１図ないし第６図に基づいて本発明の詳細な説明
する。 第１図は本発明の一実施例としてのＣＭＯ３型３ステー
トバッファ回路の構成を示し、第２図はその機能ブロッ
ク図を示す。第１図のトランジスタ１１〜２４は従来方
式のスリーステートバッファ回路を構成しており、この
うち出力部のトランジスタ２３．２４を除いた回路は、
第２図のＮＡＮＤゲートＧ１．負入力ＡＮＤゲー）Ｇ２
．ＮＯＴ素子Ｎ２からなる回路と等価である。 即ちこの従来方式のスリーステートバッファ回路は、イ
ネーブル制御入力端子ＥＮをＬレベルとすると、出力端
子ＯＵＴをデータ入力端子ＩＮと同レベルの低インピー
ダンス状態に駆動し、ππをＨレベルとすると、入力端
子ＩＮの状態に関わりなく出力端子ＯＵＴを高インピー
ダンス状態にする。 ところで第１図および第２図の長い破線で囲まれた部分
１が本発明で新たに設けられた付加回路であり、第１図
のこの付加回路１においてトランジスタ３１〜３４およ
びＣ１，Ｃ２、Ｒ１，Ｒ２、Ｄｌ、Ｄ２は立上り検出（
微分）回路２を構成し、トランジスタ３５．３６はアナ
ログスイッチ３を構成している。 いま、制御入力端子ＥＮがＬレベルからＨレベルに変化
すると、立上り検出回路２はその遷移を検出し、アナロ
グスイッチ３に対して短時間のパルスを出力する。アナ
ログスイッチ３は、このパルスが入力された短期間のみ
導通状態となり、新たに設けられ終端電位入力端子ＣＶ
と同電位で出力端子ＯＵＴを駆動する。 第３図は第１図のスリーステートバッファ回路を簡単な
記号で表現したものであり、各端子の名称、符号は第１
図と同一である。 次に第４図ないし第６図は第１図のスリーステートバッ
フ１回路を異なる終端電位にある出力信号綿に適用した
場合の動作説明図で、この各図中（Ａ）は回路構成を、
同じく（Ｂ）はこのスリーステートバッファ回路の各端
子の波形を示している。但し第４図（Ａ）〜第６図（Ａ
）ではこのバッファ回路を第３図の記号で表わしている
。 ここで、第４図は同図（Ａ）のように終端抵抗ＲＴ１．
ＲＴ２によって中間電位で終端された信号線への適用
例であり、同図（Ｂ）に示すように期間ｔ１およびｔ２
を除いては、通常の３ステ一トバツフア回路として動作
する。制御入力端子■がＬレベルからＨレベルへ変化し
た直後の期間ｔ１およびｔ２においては、終端電位入力
端子Ｃ■に終端電位設定信号ＣＶａとして入力された終
端電位に等しい電位で出力端子ＯＵＴを駆動し、浮遊容
量Ｃ５の存在に関かわりなく、短時間に信号線の状態を
終短電位に安定させることができる。 なお、同図（Ｂ）中、Ｘで表示した信号線状態は、従来
技術による３ステ一トバツフア回路を使用した場合の出
力信号線の状態を示しており、このＸおよび出力端子Ｏ
ＵＴの状態中、破線で表示している部分は、出力端子Ｏ
ＵＴが高インピーダンス状態にある期間を示している。 第５図はプルアップ抵抗ＲＰＩを介してプルアンプされ
た信号線への適用例を示し、第６図はプルダウン抵抗Ｒ
Ｐ２を介してプルダウンされた信号線への適用例を示し
ているが、この第５図、第６図とも第４図と同様の動作
を行うものであるため、ここでの詳細な説明は省略する
。 以上はＣＭＯ３型Ｏ３型スリーステートバフフでの実施
例について述べたが、本発明はＣＭＯ３型に限定される
ものではなく、ＴＴＬ型のスリーステートバッファにも
適用可能である。また、アナログスイッチ３で示される
回路については、終端電位入力端子Ｃ■の入力インピー
ダンスを高めるためのバッファアンプを内蔵し、このア
ンプ回路を制御することでも実現できる。
する。 第１図は本発明の一実施例としてのＣＭＯ３型３ステー
トバッファ回路の構成を示し、第２図はその機能ブロッ
ク図を示す。第１図のトランジスタ１１〜２４は従来方
式のスリーステートバッファ回路を構成しており、この
うち出力部のトランジスタ２３．２４を除いた回路は、
第２図のＮＡＮＤゲートＧ１．負入力ＡＮＤゲー）Ｇ２
．ＮＯＴ素子Ｎ２からなる回路と等価である。 即ちこの従来方式のスリーステートバッファ回路は、イ
ネーブル制御入力端子ＥＮをＬレベルとすると、出力端
子ＯＵＴをデータ入力端子ＩＮと同レベルの低インピー
ダンス状態に駆動し、ππをＨレベルとすると、入力端
子ＩＮの状態に関わりなく出力端子ＯＵＴを高インピー
ダンス状態にする。 ところで第１図および第２図の長い破線で囲まれた部分
１が本発明で新たに設けられた付加回路であり、第１図
のこの付加回路１においてトランジスタ３１〜３４およ
びＣ１，Ｃ２、Ｒ１，Ｒ２、Ｄｌ、Ｄ２は立上り検出（
微分）回路２を構成し、トランジスタ３５．３６はアナ
ログスイッチ３を構成している。 いま、制御入力端子ＥＮがＬレベルからＨレベルに変化
すると、立上り検出回路２はその遷移を検出し、アナロ
グスイッチ３に対して短時間のパルスを出力する。アナ
ログスイッチ３は、このパルスが入力された短期間のみ
導通状態となり、新たに設けられ終端電位入力端子ＣＶ
と同電位で出力端子ＯＵＴを駆動する。 第３図は第１図のスリーステートバッファ回路を簡単な
記号で表現したものであり、各端子の名称、符号は第１
図と同一である。 次に第４図ないし第６図は第１図のスリーステートバッ
フ１回路を異なる終端電位にある出力信号綿に適用した
場合の動作説明図で、この各図中（Ａ）は回路構成を、
同じく（Ｂ）はこのスリーステートバッファ回路の各端
子の波形を示している。但し第４図（Ａ）〜第６図（Ａ
）ではこのバッファ回路を第３図の記号で表わしている
。 ここで、第４図は同図（Ａ）のように終端抵抗ＲＴ１．
ＲＴ２によって中間電位で終端された信号線への適用
例であり、同図（Ｂ）に示すように期間ｔ１およびｔ２
を除いては、通常の３ステ一トバツフア回路として動作
する。制御入力端子■がＬレベルからＨレベルへ変化し
た直後の期間ｔ１およびｔ２においては、終端電位入力
端子Ｃ■に終端電位設定信号ＣＶａとして入力された終
端電位に等しい電位で出力端子ＯＵＴを駆動し、浮遊容
量Ｃ５の存在に関かわりなく、短時間に信号線の状態を
終短電位に安定させることができる。 なお、同図（Ｂ）中、Ｘで表示した信号線状態は、従来
技術による３ステ一トバツフア回路を使用した場合の出
力信号線の状態を示しており、このＸおよび出力端子Ｏ
ＵＴの状態中、破線で表示している部分は、出力端子Ｏ
ＵＴが高インピーダンス状態にある期間を示している。 第５図はプルアップ抵抗ＲＰＩを介してプルアンプされ
た信号線への適用例を示し、第６図はプルダウン抵抗Ｒ
Ｐ２を介してプルダウンされた信号線への適用例を示し
ているが、この第５図、第６図とも第４図と同様の動作
を行うものであるため、ここでの詳細な説明は省略する
。 以上はＣＭＯ３型Ｏ３型スリーステートバフフでの実施
例について述べたが、本発明はＣＭＯ３型に限定される
ものではなく、ＴＴＬ型のスリーステートバッファにも
適用可能である。また、アナログスイッチ３で示される
回路については、終端電位入力端子Ｃ■の入力インピー
ダンスを高めるためのバッファアンプを内蔵し、このア
ンプ回路を制御することでも実現できる。
本発明によれば、データ入力端子ＩＮ、 イネーブル制
御入力端子ＥＮ、および出力端子ＯＵＴを備え、前記イ
ネーブル制御入力端子ＥＮへの入力論理値に応じて前記
出力端子ＯＵＴを低インピーダンス状態と高インピーダ
ンス状態とに切換え、かつこの低インピーダンス状態の
もとで、前記データ入力端子ＩＮへの入力論理値に応じ
て前記出力端子ＯＵＴをロウレベルとハイレベルとに切
換えるスリーステートバッファ回路において、外部電位
を入力するための終端電位入力端子Ｃ■と、 前記出力端子ＯＵＴを低インピーダンス状態から高イン
ピーダンス状態へ切換える前記イネーブル制御入力端子
への入力論理値の変化を検出し、前記インピーダンス状
態の切換わりの遷移期間にパルスを出力する立上り検出
回路２と、前記パルスに基づいて前記遷移期間にのみ前
記出力端子ＯＵＴと前記終端電位入力端子Ｃ■とを結合
して、この２つの端子の電位を一致させるアナログスイ
ッチ３と、 を備えることとしたので 本発明のスリーステートバッファ回路が、ワイヤードオ
アあるいはバス接続された信号線の終端方式がプルアッ
プ、プルダウン、中間電位の何れの方式であるかに関わ
りなく、バッファ回路の出力端子が低インピーダンス状
態から高インピーダンス状態に遷移したときの信号綿の
電位レベルを、短期間に終端電位に安定させることが可
能であり、信号線のレベルを高速に決定できる。さらに
、ＭＯ８型素子や入力レベルの変化を検出して動作する
方式の素子にとって有害である入力電圧の緩やかな変化
を防止できるとともに、クロストーク。 高周波ノイズ等の原因となる不要な電圧変化の発生を防
ぐことができる。
御入力端子ＥＮ、および出力端子ＯＵＴを備え、前記イ
ネーブル制御入力端子ＥＮへの入力論理値に応じて前記
出力端子ＯＵＴを低インピーダンス状態と高インピーダ
ンス状態とに切換え、かつこの低インピーダンス状態の
もとで、前記データ入力端子ＩＮへの入力論理値に応じ
て前記出力端子ＯＵＴをロウレベルとハイレベルとに切
換えるスリーステートバッファ回路において、外部電位
を入力するための終端電位入力端子Ｃ■と、 前記出力端子ＯＵＴを低インピーダンス状態から高イン
ピーダンス状態へ切換える前記イネーブル制御入力端子
への入力論理値の変化を検出し、前記インピーダンス状
態の切換わりの遷移期間にパルスを出力する立上り検出
回路２と、前記パルスに基づいて前記遷移期間にのみ前
記出力端子ＯＵＴと前記終端電位入力端子Ｃ■とを結合
して、この２つの端子の電位を一致させるアナログスイ
ッチ３と、 を備えることとしたので 本発明のスリーステートバッファ回路が、ワイヤードオ
アあるいはバス接続された信号線の終端方式がプルアッ
プ、プルダウン、中間電位の何れの方式であるかに関わ
りなく、バッファ回路の出力端子が低インピーダンス状
態から高インピーダンス状態に遷移したときの信号綿の
電位レベルを、短期間に終端電位に安定させることが可
能であり、信号線のレベルを高速に決定できる。さらに
、ＭＯ８型素子や入力レベルの変化を検出して動作する
方式の素子にとって有害である入力電圧の緩やかな変化
を防止できるとともに、クロストーク。 高周波ノイズ等の原因となる不要な電圧変化の発生を防
ぐことができる。
第１図は本発明の一実施例としての構成を示す回路図、
第２図は第１図の機能ブロック図、
第３図は第１図の回路の記号表示を示す図、第４図ない
し第６図はそれぞれ本発明回路の異なる適用例の説明図
、 第７図ないし第９図はそれぞれ異なるオープンコレクタ
素子構成のバッファ回路をワイヤードオア接続した回路
図、 第１０図は中間電位で終端されたバスの回路図、第１１
図は従来の高速オーブンコレクタ素子構成のバッファ回
路により第１０図のバスを駆動した場合のバスの電圧レ
ベル変化を示すタイムチャートである。 １：付加回路、２：立上り検出回路、３：アナログスイ
ッチ、Ｃ■：終端電位入力端子、ｌＮ：データ入力端子
、Ｉπ：イネ−プル制御入力端子、ＯＵＴ：出力端子。 第 ２図 第 ３図 オ８図 オ９図
し第６図はそれぞれ本発明回路の異なる適用例の説明図
、 第７図ないし第９図はそれぞれ異なるオープンコレクタ
素子構成のバッファ回路をワイヤードオア接続した回路
図、 第１０図は中間電位で終端されたバスの回路図、第１１
図は従来の高速オーブンコレクタ素子構成のバッファ回
路により第１０図のバスを駆動した場合のバスの電圧レ
ベル変化を示すタイムチャートである。 １：付加回路、２：立上り検出回路、３：アナログスイ
ッチ、Ｃ■：終端電位入力端子、ｌＮ：データ入力端子
、Ｉπ：イネ−プル制御入力端子、ＯＵＴ：出力端子。 第 ２図 第 ３図 オ８図 オ９図
Claims (1)
- 【特許請求の範囲】 １）データ入力端子、制御入力端子、および出力端子を
備え、前記制御入力端子への入力論理値に応じて前記出
力端子を低インピーダンス状態と高インピーダンス状態
とに切換え、かつこの低インピーダンス状態のもとで、
前記データ入力端子への入力論理値に応じて前記出力端
子をロウレベルとハイレベルとに切換えるスリーステー
トバッファ回路において、 外部電位を入力するための外部電位入力端子と、前記出
力端子を低インピーダンス状態から高インピーダンス状
態へ切換える前記制御入力端子への入力論理値の変化を
検出し、前記インピーダンス状態の切換わりの遷移期間
にパルスを出力する状態変化検出手段と、 前記パルスに基づいて前記遷移期間にのみ前記出力端子
と前記外部電位入力端子とを結合して、この２つの端子
の電位を一致させる接続手段と、を備えたことを特徴と
するスリーステートバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135611A JPH031614A (ja) | 1989-05-29 | 1989-05-29 | スリーステートバッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1135611A JPH031614A (ja) | 1989-05-29 | 1989-05-29 | スリーステートバッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH031614A true JPH031614A (ja) | 1991-01-08 |
Family
ID=15155859
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1135611A Pending JPH031614A (ja) | 1989-05-29 | 1989-05-29 | スリーステートバッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH031614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08272500A (ja) * | 1995-02-08 | 1996-10-18 | Bull Sa | Ｉｃの入出力カプラ |
-
1989
- 1989-05-29 JP JP1135611A patent/JPH031614A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08272500A (ja) * | 1995-02-08 | 1996-10-18 | Bull Sa | Ｉｃの入出力カプラ |
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