JPH0316156A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0316156A JPH0316156A JP1149394A JP14939489A JPH0316156A JP H0316156 A JPH0316156 A JP H0316156A JP 1149394 A JP1149394 A JP 1149394A JP 14939489 A JP14939489 A JP 14939489A JP H0316156 A JPH0316156 A JP H0316156A
- Authority
- JP
- Japan
- Prior art keywords
- source
- gate
- overlap
- capacitance
- drain regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置に係り、特にマスタスライス方式
を適用して形成される半導体集積回路におけるゲートア
レイＩＣにおける容量素子の形成に関する。
を適用して形成される半導体集積回路におけるゲートア
レイＩＣにおける容量素子の形成に関する。
（従来の技術）
従来ゲートアレイとしては、第４図に示すように、半導
体基板１の周縁部に入出力（Ｉ／Ｏ）セル２を形成し、
この人出力セル２上にそれぞれ取り出し用の入出力（Ｉ
／Ｏ）パッド３を形成すると共に、素子領域として、ト
ランジスタや抵抗等からなる基本セル４を、配線領域５
を挾んで規則的に配列し、これら素子領域を必要に応じ
て接続するような配線マスクを作製して、トランジスタ
や抵抗を配線パターンにより接続加工することにより、
所望の回路を形成するようにしたマスタスライス方式の
半導体集積回路装置が広く用いられるようになっている
。
体基板１の周縁部に入出力（Ｉ／Ｏ）セル２を形成し、
この人出力セル２上にそれぞれ取り出し用の入出力（Ｉ
／Ｏ）パッド３を形成すると共に、素子領域として、ト
ランジスタや抵抗等からなる基本セル４を、配線領域５
を挾んで規則的に配列し、これら素子領域を必要に応じ
て接続するような配線マスクを作製して、トランジスタ
や抵抗を配線パターンにより接続加工することにより、
所望の回路を形成するようにしたマスタスライス方式の
半導体集積回路装置が広く用いられるようになっている
。
このようなマスタスライス方式の半導体集積回路装置に
おいては、基本セル４の列は縦方向に複数個形成されて
おり、この基本セル列間が配線チャネル５となっている
。そして、この各基本セルは、第５図（ａ）および第５
図（ｂ）にそれぞれ拡大平面図およびそのＡ−Ａ断面図
の一例を示すように、ｎ−シリコン基板１内にソースま
たはドレインが共通のｐ形トランジスタＰｉ．Ｐ２をａ
すると共に、ｎ−シリコン基板１内に形成されたｐ型ウ
ェル領域８内にソースまたはドレインが共通のｎ形トラ
ンジスタＮｌ，Ｎ２が有してなるものである。すなわち
ｎ−シリコン基板１内に形成されたｐ型ウェル領域８内
にｎ型ソース・ドレイン領域７Ｎおよびｐ型ガードバン
ド１０が形成されており、さらにｐ型ウェル領域８の外
側には、ｐ型ソース・ドレイン領域７Ｐおよびｎ型ガー
ドバンド９が形成されている。また、これらのソース・
ドレイン領域７Ｎおよび７Ｐのそれぞれを挾むようにポ
リシリコンゲート電極６Ｐ，６Ｎが形成されており、ソ
ース・ドレイン領域７Ｎおよび７Ｐボリシリコンゲート
電極６Ｐ，６Ｎ間を配線接続することで各種機能セルを
実現するように構戊されている。
おいては、基本セル４の列は縦方向に複数個形成されて
おり、この基本セル列間が配線チャネル５となっている
。そして、この各基本セルは、第５図（ａ）および第５
図（ｂ）にそれぞれ拡大平面図およびそのＡ−Ａ断面図
の一例を示すように、ｎ−シリコン基板１内にソースま
たはドレインが共通のｐ形トランジスタＰｉ．Ｐ２をａ
すると共に、ｎ−シリコン基板１内に形成されたｐ型ウ
ェル領域８内にソースまたはドレインが共通のｎ形トラ
ンジスタＮｌ，Ｎ２が有してなるものである。すなわち
ｎ−シリコン基板１内に形成されたｐ型ウェル領域８内
にｎ型ソース・ドレイン領域７Ｎおよびｐ型ガードバン
ド１０が形成されており、さらにｐ型ウェル領域８の外
側には、ｐ型ソース・ドレイン領域７Ｐおよびｎ型ガー
ドバンド９が形成されている。また、これらのソース・
ドレイン領域７Ｎおよび７Ｐのそれぞれを挾むようにポ
リシリコンゲート電極６Ｐ，６Ｎが形成されており、ソ
ース・ドレイン領域７Ｎおよび７Ｐボリシリコンゲート
電極６Ｐ，６Ｎ間を配線接続することで各種機能セルを
実現するように構戊されている。
このような従来のゲートアレイＩＣによって容量素子を
含むアナログ機能セルを実現する場合、第６図（ｂ）に
示すように、各トランジスタのゲート容ｆｆｉｃ１，Ｃ
２が利用されている。すなわち、ｐ型ウェル領域８と、
ゲート電極６Ｎ１．６Ｎ２間で形成される寄生容量であ
り、トランジスタ１個のサイズが幅４０μｍ．長さ３μ
ｍとすると０、１９Ｆ程度となる。
含むアナログ機能セルを実現する場合、第６図（ｂ）に
示すように、各トランジスタのゲート容ｆｆｉｃ１，Ｃ
２が利用されている。すなわち、ｐ型ウェル領域８と、
ゲート電極６Ｎ１．６Ｎ２間で形成される寄生容量であ
り、トランジスタ１個のサイズが幅４０μｍ．長さ３μ
ｍとすると０、１９Ｆ程度となる。
ところで、このようなゲートアレイＩＣによって第６図
（ａ）に示すワンショットパルス発生回路のように大容
量の容量素子Ｃ３を必要とする回路素子を形成する場合
、第６図（ｂ）に示すように、各基本セル４のゲート電
極６はこの上層に形成されるアルミ配線１１によって並
列接続され、ＶＳＳバワー配線１２とＡ点との間に容量
Ｃ３が形成されるようになっている。ここで、１２はＶ
ｓｓのパワー配線、１３はガードバンドへの接続用コン
タクトである。また、ｐ形トランジスタＰＬ，Ｐ２のゲ
ート容量すなわち、基板（ Ｖ ｄｄ）とゲート電極６
Ｐ１，６Ｐ２間で形成される寄生容量も用いるものとす
る。
（ａ）に示すワンショットパルス発生回路のように大容
量の容量素子Ｃ３を必要とする回路素子を形成する場合
、第６図（ｂ）に示すように、各基本セル４のゲート電
極６はこの上層に形成されるアルミ配線１１によって並
列接続され、ＶＳＳバワー配線１２とＡ点との間に容量
Ｃ３が形成されるようになっている。ここで、１２はＶ
ｓｓのパワー配線、１３はガードバンドへの接続用コン
タクトである。また、ｐ形トランジスタＰＬ，Ｐ２のゲ
ート容量すなわち、基板（ Ｖ ｄｄ）とゲート電極６
Ｐ１，６Ｐ２間で形成される寄生容量も用いるものとす
る。
このようにしても、仮に容量素子Ｃ３として１ｐＦ必要
であるとすると、使用する基本セル数は５個は必要とな
り、また大容量になればなるほど、基本セルの必要数は
比例増加することになる。
であるとすると、使用する基本セル数は５個は必要とな
り、また大容量になればなるほど、基本セルの必要数は
比例増加することになる。
（発明が解決しようとする課題）
このように、従来のゲートアレイＩＣでは、容量素子を
形或する場合、基本セルに形或されたＭＯＳトランジス
タのゲート容量のみを用いて実現する構戊となっていた
ため、容量素子形或に必要な基本セル数が多くなり、チ
ップ面積の増大や集積度の低下をきたし、ゲートアレイ
ＩＣのコストが増加するという問題があった。
形或する場合、基本セルに形或されたＭＯＳトランジス
タのゲート容量のみを用いて実現する構戊となっていた
ため、容量素子形或に必要な基本セル数が多くなり、チ
ップ面積の増大や集積度の低下をきたし、ゲートアレイ
ＩＣのコストが増加するという問題があった。
本発明は、前記実情に鑑みてなされたもので、素子面積
の増大を招くことなく、容量素子を形成することのでき
る半導体集積回路装置を提供することを目的とする。
の増大を招くことなく、容量素子を形成することのでき
る半導体集積回路装置を提供することを目的とする。
（課題を解決するための手段）
そこで本発明では、ＭＯＳ｝ランジスタのゲート容量に
加え、ゲート電極をソース・ドレイン領域の周縁に延設
し、このゲート電極延設部とソース・ドレイン領域との
オーバラップ容量を並列接続して、容量として用いるよ
うにしている。
加え、ゲート電極をソース・ドレイン領域の周縁に延設
し、このゲート電極延設部とソース・ドレイン領域との
オーバラップ容量を並列接続して、容量として用いるよ
うにしている。
（作用）
上紀構戊によれば、ゲート電極を′ソース・ドレイン領
域の周縁に延設するのみで、このゲート電極延設部とソ
ース・ドレイン領域とのオーバラップ容量を、付加して
用いることができるため、使用する基本セル数を増大す
ることなく、容量の大幅な増大をはかることが可能とな
る。
域の周縁に延設するのみで、このゲート電極延設部とソ
ース・ドレイン領域とのオーバラップ容量を、付加して
用いることができるため、使用する基本セル数を増大す
ることなく、容量の大幅な増大をはかることが可能とな
る。
（実施例）
以下、本発明の実施例について、図面を参照しつつ詳細
に説明する。
に説明する。
第１図（ａ）および第１図（ｂ）に、本発明の基本セル
を容量素子として実現したゲートアレイｔＣの基本セル
を示す。また、第２図に、第５図（ａ）に示した回路の
容量素子Ｃ３を実現するためのその回路接続例を示す。
を容量素子として実現したゲートアレイｔＣの基本セル
を示す。また、第２図に、第５図（ａ）に示した回路の
容量素子Ｃ３を実現するためのその回路接続例を示す。
このゲートアレイＩＣは、内部構戊およびセルサイズは
第４図に示した従来の基本セルと同様であるが、ｐ形ト
ランジスタのゲート電極１５，１６およびｎ形トランジ
スタのゲート電極１７．１８が、ソース・ドレイン領域
７ｐ，７ｎおよびガードバンド９，１０の周縁を囲むよ
うに延設されており、これらの電極とソース・ドレイン
領域およびガードバンド９．１０の周縁部との間に形成
されるオーバラップ容ｆｆｉｃＬが、各トランジスタの
ゲート電極端部とソース・ドレイン領域との間で形成さ
れるオーバラップ容ｆｆｔｃ１，Ｃ２に付加されるよう
にしたことを特徴とするものである。
第４図に示した従来の基本セルと同様であるが、ｐ形ト
ランジスタのゲート電極１５，１６およびｎ形トランジ
スタのゲート電極１７．１８が、ソース・ドレイン領域
７ｐ，７ｎおよびガードバンド９，１０の周縁を囲むよ
うに延設されており、これらの電極とソース・ドレイン
領域およびガードバンド９．１０の周縁部との間に形成
されるオーバラップ容ｆｆｉｃＬが、各トランジスタの
ゲート電極端部とソース・ドレイン領域との間で形成さ
れるオーバラップ容ｆｆｔｃ１，Ｃ２に付加されるよう
にしたことを特徴とするものである。
ここで、ゲート電極延設部とソース・ドレイン領域を構
成する拡散層とのオーバラップ寸法ｌはソース・ドレイ
ン領域の横方向拡散寸法よりも０３μｂ程度広くとる必
要があり、１．０〜１．５μｍ程度オーバラツプするよ
うに形成されている。
成する拡散層とのオーバラップ寸法ｌはソース・ドレイ
ン領域の横方向拡散寸法よりも０３μｂ程度広くとる必
要があり、１．０〜１．５μｍ程度オーバラツプするよ
うに形成されている。
また、ガードバンド部とのオーバラップ寸法も同様であ
る。
る。
ここで、単位面積あたりのオーバラツブ容量値はゲート
容量とほぼ同じであり、Ｗ／Ｌ−４０／３（μ匝）程度
のトランジスタを有する基本セルにおいては、オーバラ
ップ幅を１μｍ１ソース・ドレイン領域の横方向拡散寸
法を０．３μ慣程度とすると、ｎ形トランジスタのゲー
ト電極１７，ｌ８によって形成されるオーバラップ容量
が０．ｌｐＦ程度となり、トランジスタ１個分のゲート
容量に相当する容量を形成することが可能となる。
容量とほぼ同じであり、Ｗ／Ｌ−４０／３（μ匝）程度
のトランジスタを有する基本セルにおいては、オーバラ
ップ幅を１μｍ１ソース・ドレイン領域の横方向拡散寸
法を０．３μ慣程度とすると、ｎ形トランジスタのゲー
ト電極１７，ｌ８によって形成されるオーバラップ容量
が０．ｌｐＦ程度となり、トランジスタ１個分のゲート
容量に相当する容量を形成することが可能となる。
なお、第５図（ａ）に示した回路の容量素子Ｃ３を実現
する場合、第２図に示すように、ｎ形ソース・ドレイン
領域７ＮおよびＶＳＳガードバンド１０は、それぞれコ
ンタクトホール１９Ａおよび１３を介してＶｓｓパワー
配線１２に並列接続される。
する場合、第２図に示すように、ｎ形ソース・ドレイン
領域７ＮおよびＶＳＳガードバンド１０は、それぞれコ
ンタクトホール１９Ａおよび１３を介してＶｓｓパワー
配線１２に並列接続される。
また、ｎ形トランジスタのゲート電極１７．１８をコン
タクトホール１９Ｂを介して配線１１に並列接続される
。
タクトホール１９Ｂを介して配線１１に並列接続される
。
このようにして、ｎ形トランジスタのゲート電ＮＦｔ１
７，１８とｐ型ウェル領域８間に形成されるゲート容量
Ｃｌ，Ｃ２と、ゲート電極１７．１８とソース・ドレイ
ン領域およびガードバンド１０との間に形成されるオー
バラップ容量ＣＬとが並列接続されるため、基本セル１
個あたりの容量が大幅に増大することになる。従って、
少数の使用基本セルによって大容量の容量素子を得るこ
とが可能となる。
７，１８とｐ型ウェル領域８間に形成されるゲート容量
Ｃｌ，Ｃ２と、ゲート電極１７．１８とソース・ドレイ
ン領域およびガードバンド１０との間に形成されるオー
バラップ容量ＣＬとが並列接続されるため、基本セル１
個あたりの容量が大幅に増大することになる。従って、
少数の使用基本セルによって大容量の容量素子を得るこ
とが可能となる。
また、必要に応じて、複数の基本セルを並列接続するこ
とにより、所望の容量値を得ることができる。
とにより、所望の容量値を得ることができる。
また、変形例として、第３図に示すように、ゲート電極
延設部の外形が凹凸をなすように形成し、オーバラップ
部の実効面積を１曽大せしめ、ソースドレイン領域およ
びガードバンドとの間に形成されるオーバラップ容量を
さらに増大せしめることも可能である。
延設部の外形が凹凸をなすように形成し、オーバラップ
部の実効面積を１曽大せしめ、ソースドレイン領域およ
びガードバンドとの間に形成されるオーバラップ容量を
さらに増大せしめることも可能である。
加えて、これら実施例では、ｎ型基仮を用いてこの基板
内にｐ型ウェル領域を形成し、このｎ型基板領域とｐ型
ウェル領域とで基本セルを構或したが、逆の導電型の基
板およびウェル領域を用いた場合にも適用可能であるこ
とはいうまでもない。
内にｐ型ウェル領域を形成し、このｎ型基板領域とｐ型
ウェル領域とで基本セルを構或したが、逆の導電型の基
板およびウェル領域を用いた場合にも適用可能であるこ
とはいうまでもない。
［発明の効果］
以上説明してきたように、本発明の半導体装置によれば
、ゲートアレイＩＣにおいて、ＭＯＳトランジスタのゲ
ート容量に加え、ゲート電極をソース・ドレイン領域の
周縁に延設し、このゲート電極延設部とソース・ドレイ
ン領域とのオーバラップ容量を並列接続して、容量とし
て用いるようにしているため、使用する基本セル数を増
大することなく、容量の大幅な増大をはかることが可能
となる。
、ゲートアレイＩＣにおいて、ＭＯＳトランジスタのゲ
ート容量に加え、ゲート電極をソース・ドレイン領域の
周縁に延設し、このゲート電極延設部とソース・ドレイ
ン領域とのオーバラップ容量を並列接続して、容量とし
て用いるようにしているため、使用する基本セル数を増
大することなく、容量の大幅な増大をはかることが可能
となる。
第１図は本発明実施例のゲートアレイの基本セル｛１■
造を示す図、第２図は本発明の基本セルの回路接続例を
示す説明図、第３図は本発明の基本セルの変形例を示す
図、第４図は従来例のゲートアレイを示す図、第５図は
同従来例のゲートアレイの県本セル構造を示す図、第６
図（ａ）は容量素子を含む等価回路を示す図、第６図（
ｂ）は同等価回路の回路構成例を示す図である。 １・・・ｎ型シリコン基板、４・・・基本セル、５・・
・配線チャネル、６Ｐ，６Ｎ，１５．１６．１７．１８
・・・ゲート電極、７・・・ソース・ドレイン領域、８
・・・ｐ型ウェル領域、９，１０・・・ガードバンド、
１１・・・配線ライン、１２・・・Ｖｓｓライン、１３
・・・コンタクトホール、１９Ａ，１９Ｂ−・・コンタ
クトホール。
造を示す図、第２図は本発明の基本セルの回路接続例を
示す説明図、第３図は本発明の基本セルの変形例を示す
図、第４図は従来例のゲートアレイを示す図、第５図は
同従来例のゲートアレイの県本セル構造を示す図、第６
図（ａ）は容量素子を含む等価回路を示す図、第６図（
ｂ）は同等価回路の回路構成例を示す図である。 １・・・ｎ型シリコン基板、４・・・基本セル、５・・
・配線チャネル、６Ｐ，６Ｎ，１５．１６．１７．１８
・・・ゲート電極、７・・・ソース・ドレイン領域、８
・・・ｐ型ウェル領域、９，１０・・・ガードバンド、
１１・・・配線ライン、１２・・・Ｖｓｓライン、１３
・・・コンタクトホール、１９Ａ，１９Ｂ−・・コンタ
クトホール。
Claims (1)
- 【特許請求の範囲】 半導体基板表面に形成された第１導電型のトランジス
タと、第１導電型のウェル領域内に形成された第２導電
型のトランジスタとから構成された基本セルを、アレイ
状に配列して形成した基本セル列を有し、これらのトラ
ンジスタを、必要に応じて形成される配線パターンによ
り接続し、所望の回路を形成するようにしたマスタスラ
イス方式の半導体集積回路装置において、 ゲート電極をソース・ドレイン領域の周縁 に延設し、このゲート電極延設部とソース・ドレイン領
域とのオーバラップ領域によって形成されるオーバラッ
プ容量をゲート容量に並列接続するようにしたことを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149394A JPH0316156A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1149394A JPH0316156A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316156A true JPH0316156A (ja) | 1991-01-24 |
Family
ID=15474169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1149394A Pending JPH0316156A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316156A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686751A (en) * | 1996-06-28 | 1997-11-11 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
| JP2001352041A (ja) * | 2000-03-30 | 2001-12-21 | Agilent Technol Inc | 光電流から集積回路電荷蓄積素子を保護する方法及び装置 |
| JP2005268245A (ja) * | 2004-03-16 | 2005-09-29 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7215905B2 (en) | 2003-03-07 | 2007-05-08 | Brother Kogyo Kabushiki Kaisha | Image forming apparatus and process cartridge |
-
1989
- 1989-06-14 JP JP1149394A patent/JPH0316156A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686751A (en) * | 1996-06-28 | 1997-11-11 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
| USRE38222E1 (en) * | 1996-06-28 | 2003-08-19 | Winbond Electronics Corp. | Electrostatic discharge protection circuit triggered by capacitive-coupling |
| JP2001352041A (ja) * | 2000-03-30 | 2001-12-21 | Agilent Technol Inc | 光電流から集積回路電荷蓄積素子を保護する方法及び装置 |
| US7215905B2 (en) | 2003-03-07 | 2007-05-08 | Brother Kogyo Kabushiki Kaisha | Image forming apparatus and process cartridge |
| JP2005268245A (ja) * | 2004-03-16 | 2005-09-29 | Nec Electronics Corp | 半導体装置の製造方法 |
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