JPS62130552A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS62130552A JPS62130552A JP60271058A JP27105885A JPS62130552A JP S62130552 A JPS62130552 A JP S62130552A JP 60271058 A JP60271058 A JP 60271058A JP 27105885 A JP27105885 A JP 27105885A JP S62130552 A JPS62130552 A JP S62130552A
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- JP
- Japan
- Prior art keywords
- layer
- circuit
- type isolation
- type
- surge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に半導体集積
回路装置における入力または出力保護回路構造の改良に
係るものである。
回路装置における入力または出力保護回路構造の改良に
係るものである。
従来例によるこの種の半導体集積回路装置における入力
または出力保護回路（サージ保護回路）の概要構成を第
３図に示す。
または出力保護回路（サージ保護回路）の概要構成を第
３図に示す。
すなわち、この第３図において、符号１は集積回路の入
力または出力端子、２はこの端子１と内部ロジック回路
との間に直列に設けられるところの、一般的には半導体
基板上にポリシリコン層で形成される数にΩ程度のサー
ジ保護用の抵抗、いわゆるシート抵抗、３ａ 、 ３′
ｏはそれぞれにサージ吸収用のダイオードである。
力または出力端子、２はこの端子１と内部ロジック回路
との間に直列に設けられるところの、一般的には半導体
基板上にポリシリコン層で形成される数にΩ程度のサー
ジ保護用の抵抗、いわゆるシート抵抗、３ａ 、 ３′
ｏはそれぞれにサージ吸収用のダイオードである。
従ってこの従来例構成によるサージ保護回路の場合、外
部で寄生的に発生して、端子ｌから入力されるサージ電
流は゛、まずポリシリコン層からなるシート抵抗２を経
てその波形がなまらせられ。
部で寄生的に発生して、端子ｌから入力されるサージ電
流は゛、まずポリシリコン層からなるシート抵抗２を経
てその波形がなまらせられ。
ついでダイオード３ａまたは３ｂのブレークダウンによ
り電源あるいは半導体基板に吸収され、内部ロジンク回
路番ど至る。
り電源あるいは半導体基板に吸収され、内部ロジンク回
路番ど至る。
こ＼でシート抵抗２の抵抗値（Ｒ）は、基板上に形成さ
れるポリシリコン層の＠（讐）と長さくＬ） とにより
、次のように表わすことができる。
れるポリシリコン層の＠（讐）と長さくＬ） とにより
、次のように表わすことができる。
抵抗値（Ｒ）：定数（Ｋ） Ｘ Ｌ／Ｗ ・・・・・
・（１）〔発明が解決しようとする問題点〕 このように従来例によるサージ保護回路は、保護抵抗分
をポリシリコン層により形成しているので、保護抵抗２
自体の電流容量を大きくとる必要があり、このために前
記（１）式から幅（つと長さくＬ）との双方を共に大き
くしなければならず、従って回路基板五での占積率が増
し−て、回路の集積化率が低下するという不利を有し、
また占積率を高めるためにポリシリコン層を屈曲させた
りすると、屈曲部分に電界が集中して回路破壊を生じ易
くなり、回路パターン設計に制約を受けるなどの問題点
を有するものであった。
・（１）〔発明が解決しようとする問題点〕 このように従来例によるサージ保護回路は、保護抵抗分
をポリシリコン層により形成しているので、保護抵抗２
自体の電流容量を大きくとる必要があり、このために前
記（１）式から幅（つと長さくＬ）との双方を共に大き
くしなければならず、従って回路基板五での占積率が増
し−て、回路の集積化率が低下するという不利を有し、
また占積率を高めるためにポリシリコン層を屈曲させた
りすると、屈曲部分に電界が集中して回路破壊を生じ易
くなり、回路パターン設計に制約を受けるなどの問題点
を有するものであった。
この発明は従来のこのような問題点を改善させるために
なされたものであって、その目的とするところは、集積
回路の占積率を高めると共に、回路パターン設計に自由
度のあるサージ保護回路構造を得ることである。
なされたものであって、その目的とするところは、集積
回路の占積率を高めると共に、回路パターン設計に自由
度のあるサージ保護回路構造を得ることである。
この発明においては、サージ保護回路として、Ｐ−半導
体基板に形成されるＰ“形アイソレーション層上に、Ｐ
＋拡散層からなるソース、ドレインおよびゲートポリシ
リコン層によるトランジスタ構造を構成させたものであ
る。
体基板に形成されるＰ“形アイソレーション層上に、Ｐ
＋拡散層からなるソース、ドレインおよびゲートポリシ
リコン層によるトランジスタ構造を構成させたものであ
る。
従ってこの発明では、Ｐ＋形アイソレーション層」−の
トランジスタにより、サージ保護回路としての抵抗分、
寄生ダイオード、および容量分を形成でき、これによっ
てサージ電流を吸収、減衰し得るのである。
トランジスタにより、サージ保護回路としての抵抗分、
寄生ダイオード、および容量分を形成でき、これによっ
てサージ電流を吸収、減衰し得るのである。
以下この発明に係る半導体集積回路装置の一実施例につ
き、第１図および第２図を参照して詳細に説明する。
き、第１図および第２図を参照して詳細に説明する。
第１図はこの実施例を適用した半導体集積回路装置の概
要構成を、前記第３図従来例装置に対応して示した回路
説明図であり、これらの各図において、同一符号は同一
または相当部分を表わし、こ−で第１図中、符号４は前
記従来例装置でのポリシリコン層からなるシート抵抗２
に代えて設けられるところの、Ｐ＋形アイソレーション
Ｌに形成されたトランジスタである。
要構成を、前記第３図従来例装置に対応して示した回路
説明図であり、これらの各図において、同一符号は同一
または相当部分を表わし、こ−で第１図中、符号４は前
記従来例装置でのポリシリコン層からなるシート抵抗２
に代えて設けられるところの、Ｐ＋形アイソレーション
Ｌに形成されたトランジスタである。
また第２図（ａ）は前記Ｐ＋形アイソレーション上に形
成されるトランジスタ４の具体的な回路構造を示す断面
説明図、同図（ｂ）は同上回路パターン平面図、同図（
ｃ）は同上等価回路図である。そしてこ−でもこれらの
第２図中、符号５はＰ−半導体一＾板、６および７は基
板ｌｋ、に拡散形成されたＮ＋形アイランド層およびＰ
“形アイソレーション層。
成されるトランジスタ４の具体的な回路構造を示す断面
説明図、同図（ｂ）は同上回路パターン平面図、同図（
ｃ）は同上等価回路図である。そしてこ−でもこれらの
第２図中、符号５はＰ−半導体一＾板、６および７は基
板ｌｋ、に拡散形成されたＮ＋形アイランド層およびＰ
“形アイソレーション層。
８はこのＰ＋形アイソレーション層７Ｌに拡散形成され
たＰ＋拡散層で、８ａは七のソース側、８ｂはそのトレ
イン側、またＳはフィールド層、１０はゲートポリシリ
コン層であって、これらの各層８，９および１０によっ
て、一種のトランジスタを形成しており、さらに１１．
１２はそれぞれにアルミ配線で、このトランジスタを前
記入力または出力端子１と図示しない内部ロジック回路
間に直列に接続している。なお、１３はこのトランジス
タ内での各部のコンタクトである。
たＰ＋拡散層で、８ａは七のソース側、８ｂはそのトレ
イン側、またＳはフィールド層、１０はゲートポリシリ
コン層であって、これらの各層８，９および１０によっ
て、一種のトランジスタを形成しており、さらに１１．
１２はそれぞれにアルミ配線で、このトランジスタを前
記入力または出力端子１と図示しない内部ロジック回路
間に直列に接続している。なお、１３はこのトランジス
タ内での各部のコンタクトである。
従ってこの実施例構成によるサージ保護回路の場合、Ｐ
＋拡散層８のソース８ａからドレイン８ｂまでのＰ＋形
アイソレーション層７は、前記従来例構成におけるシー
ト抵抗２に該当する保護抵抗分となって、外部で寄生的
に発生して、端子１から入力されるサージ電流を減衰さ
せる役割を果し、またその抵抗値は、ゲートポリシリコ
ン層１０の幅（−）と長さくＬ）との比によって得られ
るのであり、このＰ＋形アイソレーション層７での保護
抵抗分は、シート抵抗２．すなわちポリシリコン層によ
る保護抵抗に比較して、電流容量が十分に大きく、到来
するサージ電流によって破壊される惧れかない。
＋拡散層８のソース８ａからドレイン８ｂまでのＰ＋形
アイソレーション層７は、前記従来例構成におけるシー
ト抵抗２に該当する保護抵抗分となって、外部で寄生的
に発生して、端子１から入力されるサージ電流を減衰さ
せる役割を果し、またその抵抗値は、ゲートポリシリコ
ン層１０の幅（−）と長さくＬ）との比によって得られ
るのであり、このＰ＋形アイソレーション層７での保護
抵抗分は、シート抵抗２．すなわちポリシリコン層によ
る保護抵抗に比較して、電流容量が十分に大きく、到来
するサージ電流によって破壊される惧れかない。
そしてこ〜では、Ｐ４形アイソレーション層７とＰ＋拡
散層８との間には寄生ダイオードが形成され。
散層８との間には寄生ダイオードが形成され。
このＰ＋拡散層８に電位を与えることで、前記ダイオー
ド３ａに相当するサージ・アブソーバとなり、またＰ＋
形アイソレーション層７とＰ−半導体基板５との間には
容量分が形成されて、寄生サージ電流波形をなまらせる
ことができる。さらにこのような）・ランジスタ構造で
は、一般的に回路パターン設計−ヒの制約がないため、
回路パターン設計の自由度を確保し得るのである。
ド３ａに相当するサージ・アブソーバとなり、またＰ＋
形アイソレーション層７とＰ−半導体基板５との間には
容量分が形成されて、寄生サージ電流波形をなまらせる
ことができる。さらにこのような）・ランジスタ構造で
は、一般的に回路パターン設計−ヒの制約がないため、
回路パターン設計の自由度を確保し得るのである。
なお、前記実施例構成の説明では、サージ保護回路につ
いて述へたが、その他９例えばＣ−ＭＯ３集積回路にお
いて、高い電圧（２０ｖ〜４０ｖ）を入力する場合の入
力抵抗として使用しても良く、同様な作用、効果が得ら
れる。
いて述へたが、その他９例えばＣ−ＭＯ３集積回路にお
いて、高い電圧（２０ｖ〜４０ｖ）を入力する場合の入
力抵抗として使用しても良く、同様な作用、効果が得ら
れる。
以１−詳述したようにこの発明装置によれば、入力また
は出力端子と内部ロジック回路との間に、サージ保護回
路を直列に設けた半導体集積回路装ごにおいて、サージ
保護回路に代えて、Ｐ−半導体ノ。（板に形成されるＰ
＋形アイソレーション層北に、Ｐ４拡散層からなるソー
ス、ドレインおよびゲートポリシリコン層によるトラン
ジスタ構造を構成させたので、このトランジスタｇＩ造
のソース、ドレイン間のＰ＋形アイソレーション層によ
り保護抵抗分を形成できると共に、ｐ＋形アイソレーシ
ョン層とゲートポリシリコン層との間に、寄生ダイオー
ド、 Ｐ＋形アイソレーション層とｐ−＝ｈ導体）Ｓ板
との間に容ｆＩｌ−をそれぞれに形成できて、サージ電
流に対する効果的な回路保護をなし得るほか、トランジ
スタ構造であるために、従来のポリシリコン、脅による
保護回路に比較し、基板面占桔率を格段に低減できて高
密度集積化に役立ち、併せて回路パターン設計上の自由
度が増し、かつまた装置の精度が向上され、しかも構造
的にも簡単で容易、安価に実施可能であるなどの特長を
有する。
は出力端子と内部ロジック回路との間に、サージ保護回
路を直列に設けた半導体集積回路装ごにおいて、サージ
保護回路に代えて、Ｐ−半導体ノ。（板に形成されるＰ
＋形アイソレーション層北に、Ｐ４拡散層からなるソー
ス、ドレインおよびゲートポリシリコン層によるトラン
ジスタ構造を構成させたので、このトランジスタｇＩ造
のソース、ドレイン間のＰ＋形アイソレーション層によ
り保護抵抗分を形成できると共に、ｐ＋形アイソレーシ
ョン層とゲートポリシリコン層との間に、寄生ダイオー
ド、 Ｐ＋形アイソレーション層とｐ−＝ｈ導体）Ｓ板
との間に容ｆＩｌ−をそれぞれに形成できて、サージ電
流に対する効果的な回路保護をなし得るほか、トランジ
スタ構造であるために、従来のポリシリコン、脅による
保護回路に比較し、基板面占桔率を格段に低減できて高
密度集積化に役立ち、併せて回路パターン設計上の自由
度が増し、かつまた装置の精度が向上され、しかも構造
的にも簡単で容易、安価に実施可能であるなどの特長を
有する。
第１図はこの発明の一実施例を適用した半導体集積回路
装置要部の概要を示す回路説明図、第２図（ａ）は回北
装置のＰアイソレーション上に形成されるトランジスタ
の具体的な回路構造を示す断面説明図、同図（ｂ）は同
上回路パターン平面図。 同図（Ｃ）は同上等価回路図であり、また第３図は従来
例による同Ｆ装置要部の概要を示す回路説明図である。 １・・・・入力または出力端子、３ａ 、 ３ｂ・・・
・ダイオード、４・・・・トランジスタウ ５・・・・Ｐ−半導体基板、？・・・・ｐ＋形アイソレ
ージコン層、８・・・・Ｐ＋拡散層、８ａ、８ｂ・・・
・Ｐ＋拡散層のソース、ドレイン、ＩＯ・・・・ゲート
ポリシリコン、１１ 、１２・・・・アルミ配線。 代理人 大 岩 増 雄 第１図 ３ａ、３ｂ ： ７°イオード ４ニドラン〉°°ス／ 第３図
装置要部の概要を示す回路説明図、第２図（ａ）は回北
装置のＰアイソレーション上に形成されるトランジスタ
の具体的な回路構造を示す断面説明図、同図（ｂ）は同
上回路パターン平面図。 同図（Ｃ）は同上等価回路図であり、また第３図は従来
例による同Ｆ装置要部の概要を示す回路説明図である。 １・・・・入力または出力端子、３ａ 、 ３ｂ・・・
・ダイオード、４・・・・トランジスタウ ５・・・・Ｐ−半導体基板、？・・・・ｐ＋形アイソレ
ージコン層、８・・・・Ｐ＋拡散層、８ａ、８ｂ・・・
・Ｐ＋拡散層のソース、ドレイン、ＩＯ・・・・ゲート
ポリシリコン、１１ 、１２・・・・アルミ配線。 代理人 大 岩 増 雄 第１図 ３ａ、３ｂ ： ７°イオード ４ニドラン〉°°ス／ 第３図
Claims (1)
- 入力または出力端子と内部ロジック回路との間にサージ
保護回路を直列に設けた集積回路装置において、前記サ
ージ保護回路に代えて、Ｐ＾−半導体基板に形成される
Ｐ＾＋形アイソレーション層上に、Ｐ＾＋拡散層からな
るソース、ドレインおよびゲートポリシリコン層による
トランジスタ構造を構成させ、このトランジスタ構造の
ソース、ドレイン間のＰ＾＋形アイソレーション層によ
り保護抵抗分を、またＰ＾＋形アイソレーション層、ゲ
ートポリシリコン層間に寄生ダイオードを、ｐ＾＋形ア
イソレーション層、Ｐ＾−半導体基板間に容量分をそれ
ぞれに形成させたことを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271058A JPS62130552A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60271058A JPS62130552A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62130552A true JPS62130552A (ja) | 1987-06-12 |
Family
ID=17494812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60271058A Pending JPS62130552A (ja) | 1985-12-02 | 1985-12-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62130552A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878096A (en) * | 1986-03-28 | 1989-10-31 | Kabushiki Kaisha Toshiba | Semiconductor device IC with DMOS using self-aligned back gate region |
| US5565367A (en) * | 1995-03-24 | 1996-10-15 | Hualon Micro Electronic Corporation | Protective device for an integrated circit and manufacturing method thereof |
| JP2009272621A (ja) * | 2008-05-09 | 2009-11-19 | Toppoly Optoelectronics Corp | 静電放電保護回路及び電子システム |
-
1985
- 1985-12-02 JP JP60271058A patent/JPS62130552A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878096A (en) * | 1986-03-28 | 1989-10-31 | Kabushiki Kaisha Toshiba | Semiconductor device IC with DMOS using self-aligned back gate region |
| US5565367A (en) * | 1995-03-24 | 1996-10-15 | Hualon Micro Electronic Corporation | Protective device for an integrated circit and manufacturing method thereof |
| JP2009272621A (ja) * | 2008-05-09 | 2009-11-19 | Toppoly Optoelectronics Corp | 静電放電保護回路及び電子システム |
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