JPS63151083A - 薄膜半導体装置 - Google Patents
薄膜半導体装置Info
- Publication number
- JPS63151083A JPS63151083A JP61297712A JP29771286A JPS63151083A JP S63151083 A JPS63151083 A JP S63151083A JP 61297712 A JP61297712 A JP 61297712A JP 29771286 A JP29771286 A JP 29771286A JP S63151083 A JPS63151083 A JP S63151083A
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- JP
- Japan
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- thin film
- semiconductor device
- film semiconductor
- gate wiring
- gate
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は，液晶ディスプレイ装置駆動用に用いて好適な
薄膜半導体装置に係り，特に、オフ特性を改善した薄膜
半導体装置に関する。
薄膜半導体装置に係り，特に、オフ特性を改善した薄膜
半導体装置に関する。
透明絶縁基板上に形成されたＭＣ）Ｓ型薄膜トランジス
タは，液晶ディスプレイ装置駆動用として重要である。
タは，液晶ディスプレイ装置駆動用として重要である。
この種技術に関する従来技術として、例えば、特開昭５
８−１７１８６０号公報等に記載された技術が知られて
おり，また、応用例として，日本学術振興会，アモルフ
ァス材料１４７委員会、第７回研究会資料，第２４頁〜
第２９頁（昭和６０年３月１９日）に記載された技術が
知られている。
８−１７１８６０号公報等に記載された技術が知られて
おり，また、応用例として，日本学術振興会，アモルフ
ァス材料１４７委員会、第７回研究会資料，第２４頁〜
第２９頁（昭和６０年３月１９日）に記載された技術が
知られている。
このような従来技術による薄膜半導体装置の構成を図面
により説明する。
により説明する。
第５図１ａｌは従来技術による薄膜半導体装置の平面図
，第５図１ａｌはそのＨ−｝１’断面図である。第５図
１ａｌ， （ｂｌにおいて、１は石英基板，２は多結晶
７リコン、３はゲート酸化膜、４はゲート配線、５は保
護膜、６は透明電極、７は信号配線である。
，第５図１ａｌはそのＨ−｝１’断面図である。第５図
１ａｌ， （ｂｌにおいて、１は石英基板，２は多結晶
７リコン、３はゲート酸化膜、４はゲート配線、５は保
護膜、６は透明電極、７は信号配線である。
従来技術による薄膜半導体装置は、石英基板１上に直交
するように交叉して配置されるそれぞれ複数本の信号配
線７とゲート電極を兼ねるゲート配線４の交叉部分に複
数個直列接続したＭＯＳＦＥＴ等の薄膜半導体素子を設
けて構成されろ。また。
するように交叉して配置されるそれぞれ複数本の信号配
線７とゲート電極を兼ねるゲート配線４の交叉部分に複
数個直列接続したＭＯＳＦＥＴ等の薄膜半導体素子を設
けて構成されろ。また。
信号配線７とゲート配線４に囲まれた部分には、前記Ｍ
Ｏ８ＦＥＴのソースＳ（またはドレインＤ）に接続され
た液晶ディスプレイ装置の画素となる透明電極６が構成
される。そして、この薄膜半導体装置は、次のようにし
て製造される。
Ｏ８ＦＥＴのソースＳ（またはドレインＤ）に接続され
た液晶ディスプレイ装置の画素となる透明電極６が構成
される。そして、この薄膜半導体装置は、次のようにし
て製造される。
（１１石英基板ｌ上に薄膜半導体素子を構成する多結晶
シリコン２を形成し、島状に加工した後、ゲート酸化＠
３を形成する。
シリコン２を形成し、島状に加工した後、ゲート酸化＠
３を形成する。
（２） このゲート酸化膜３の上にゲート電極を兼ね
るゲート配線４を形成する。このゲート配線４によるゲ
ート電極は、第５図（ａｌ、 （ｂｌに示す例では。
るゲート配線４を形成する。このゲート配線４によるゲ
ート電極は、第５図（ａｌ、 （ｂｌに示す例では。
２分割して形成される。
（３） 島状に加工した多結晶シリコン２に、リンの
イオン注入を行い、ゲート配線４により形成されるゲー
ト電極の下部以外の部分にｎ＋領領域形成する。
イオン注入を行い、ゲート配線４により形成されるゲー
ト電極の下部以外の部分にｎ＋領領域形成する。
（４）次に、この上に保護膜５を形成後、コンタクトホ
ールな開け、ソースＳとドレインＤを形成し、ソースＳ
ＩＣ画素用の透明電極６を、ドレインＤに接続した信号
配線７を形成する。
ールな開け、ソースＳとドレインＤを形成し、ソースＳ
ＩＣ画素用の透明電極６を、ドレインＤに接続した信号
配線７を形成する。
前述のように形成された薄膜半導体装置は、等制約に２
個のＭＯ３ＦＥＴが直列に接続された構造を有すること
になり、ソースＳとドレインＤとの間に所定の電圧を印
加した場合、この電圧は２個のＭＯ８ＦＥＴＫ分担され
て印加されることとなる。このため、２個の素子サイズ
が同じ場合個別のＭＯ８Ｆｆ！、Ｔに印加される電圧は
、第５図のソースＳとドレインＤとの間に印加される電
圧の１／２となり、ゲート電極の電圧が負となって、Ｍ
ＯＳＦＥＴがオフ状態となった場合における接合のリー
ク電流が低減されることになる。これにより、ＭＯ８Ｆ
ＥＴ素子のオン、オフ電流比が増大し、特性の優れたも
のとなる。この効果は、ゲート電極の分割数が多くなる
ほど、大きくなるが。
個のＭＯ３ＦＥＴが直列に接続された構造を有すること
になり、ソースＳとドレインＤとの間に所定の電圧を印
加した場合、この電圧は２個のＭＯ８ＦＥＴＫ分担され
て印加されることとなる。このため、２個の素子サイズ
が同じ場合個別のＭＯ８Ｆｆ！、Ｔに印加される電圧は
、第５図のソースＳとドレインＤとの間に印加される電
圧の１／２となり、ゲート電極の電圧が負となって、Ｍ
ＯＳＦＥＴがオフ状態となった場合における接合のリー
ク電流が低減されることになる。これにより、ＭＯ８Ｆ
ＥＴ素子のオン、オフ電流比が増大し、特性の優れたも
のとなる。この効果は、ゲート電極の分割数が多くなる
ほど、大きくなるが。
こうすると、素子自体の専有面積が大きくなり。
液晶ディスプレイ装置の画素として働く透明電極６の有
効面積が小さくなる。
効面積が小さくなる。
前述した従来技術は１Ｍ０８ＦＥＴのオン、オフ電流比
を大きくして高性能化しようとすると、ＭＯ８ＦＨＴ自
体が大きくなってしまい１画素となる透明電極６の有効
面積を低減させてしまうという問題点があった。
を大きくして高性能化しようとすると、ＭＯ８ＦＨＴ自
体が大きくなってしまい１画素となる透明電極６の有効
面積を低減させてしまうという問題点があった。
本発明の目的は、画素の有効面積を低減させることなく
、オン、オフ電流比を大きくした高性能なＭＯＳＦＥＴ
を構成でき、液晶ディスプレイ装置の駆動用に用いて好
適な薄膜半導体装置を提供することにある。
、オン、オフ電流比を大きくした高性能なＭＯＳＦＥＴ
を構成でき、液晶ディスプレイ装置の駆動用に用いて好
適な薄膜半導体装置を提供することにある。
本発明によれば、前記目的は、ＭＯＳＦＥＴ等の薄膜電
界効果素子を構成する多結晶７リコン領域を蛇行させて
ゲート配線の下に配置し、さらにその一部を信号配線の
下に配置することにより達成することができる。
界効果素子を構成する多結晶７リコン領域を蛇行させて
ゲート配線の下に配置し、さらにその一部を信号配線の
下に配置することにより達成することができる。
ＭＯＳＦＥＴ等の薄膜電界効果素子をゲート配線および
信号配線の下に配置することにより、画素となる領域に
占める素子の占有面積を小さくすることができ、これに
より１画素の有効面積を減少させなくて済み、また、素
子を構成する多結晶シリコン層を蛇行させることにより
、容易に素子数を増加させることができ、オン、オフ比
の大きい高性能な薄膜半導体装置を構成することができ
る。
信号配線の下に配置することにより、画素となる領域に
占める素子の占有面積を小さくすることができ、これに
より１画素の有効面積を減少させなくて済み、また、素
子を構成する多結晶シリコン層を蛇行させることにより
、容易に素子数を増加させることができ、オン、オフ比
の大きい高性能な薄膜半導体装置を構成することができ
る。
以下１本発明による薄膜半導体装置の実施例を図面によ
り詳細に説明する。
り詳細に説明する。
第１図は本発明の第１の実施例を示すもので、第１図（
ａ）はその平面図、第１図（ｂ）はＡ −Ａ／断面図。
ａ）はその平面図、第１図（ｂ）はＡ −Ａ／断面図。
第１図１ａｌはＨ−Ｂ／断面図であり、図の符号は第５
図に示す従来技術の場合と同一である。
図に示す従来技術の場合と同一である。
第１図１ａｌ 、 Ｉｂｌ 、 Ｉｃｌに示す本発明の
第１の実施例は、多結晶クリコン層２がぼぼコ字状に蛇
行して。
第１の実施例は、多結晶クリコン層２がぼぼコ字状に蛇
行して。
直線状のゲート配線４の下層に配置されて構成されてお
り１次のような製造工程により作成される。
り１次のような製造工程により作成される。
（１）石英基板１等の透明絶縁基板上に多結晶シリコン
層２を形成し、これを第１図１ａｌに示すようにほぼコ
字型に加工した後、ゲート酸化膜３を形成する。
層２を形成し、これを第１図１ａｌに示すようにほぼコ
字型に加工した後、ゲート酸化膜３を形成する。
（２） このゲート酸化膜３の上に直線状のゲート電
極であるゲート配線４を形成する。この場合、ゲート配
線４と多結晶シリコン層２とがゲート酸化膜３を介して
重なる部分のゲート配線４が２個のゲート電極となる。
極であるゲート配線４を形成する。この場合、ゲート配
線４と多結晶シリコン層２とがゲート酸化膜３を介して
重なる部分のゲート配線４が２個のゲート電極となる。
（３）以後、従来技術と同様に、多結晶シリコン層２に
リンのイオン注入を行い、保護膜５を形成した後、コン
タクトホールを開け、ソースＳとドレインＤを形成し、
透明電極６と信号配線７を形成する。
リンのイオン注入を行い、保護膜５を形成した後、コン
タクトホールを開け、ソースＳとドレインＤを形成し、
透明電極６と信号配線７を形成する。
第１図１ａｌ −１ｂ） ｖ ｌｃ）に示された構造の
薄膜電界効果素子であるＭＯ８Ｆ’ＥＴは、ゲート配線
の下層に構成され、ゲート配線の下層を素子形成領域と
して活用している。このため、この素子が占める占有面
積を低減することができる。また、この実施例は、薄膜
半導体装置を構成している多結晶シリコン層２をコ字状
に蛇行させて、２個の直列接続されたＭＯＳＦＥＴを形
成しているので、形成されたＭＯＳＦＥＴは、オン／オ
フ電流比の高い高性能なものとなる。
薄膜電界効果素子であるＭＯ８Ｆ’ＥＴは、ゲート配線
の下層に構成され、ゲート配線の下層を素子形成領域と
して活用している。このため、この素子が占める占有面
積を低減することができる。また、この実施例は、薄膜
半導体装置を構成している多結晶シリコン層２をコ字状
に蛇行させて、２個の直列接続されたＭＯＳＦＥＴを形
成しているので、形成されたＭＯＳＦＥＴは、オン／オ
フ電流比の高い高性能なものとなる。
第２図は本発明の第２の実施例を示すもので。
第２図１ａｌはその平面図、第２図１ｂｌはＣ−Ｃ／断
面図。
面図。
第２図１ｃＩはＬ）−Ｄ’断面図であり、図の符号は、
第５図、第１図で説明した場合と同一である。
第５図、第１図で説明した場合と同一である。
第２図に示す本発明の第２の実施例は、第１図により説
明した第１の実施例と同様に、多結晶７リコン層２がコ
字状に形成され、同様なプロセスに従って形成される。
明した第１の実施例と同様に、多結晶７リコン層２がコ
字状に形成され、同様なプロセスに従って形成される。
この実施例の場合、多結晶シリコン層２の一部が信号配
線７の下層に配置されるように構成される。このため、
この実施例におけるＭＯＳＦＥＴは、そのほとんどが信
号配線７とゲート配線４の下層に配置されることになり
、液晶ディスプレイ装置の画素となる透明電極６０面積
は最大となる。
線７の下層に配置されるように構成される。このため、
この実施例におけるＭＯＳＦＥＴは、そのほとんどが信
号配線７とゲート配線４の下層に配置されることになり
、液晶ディスプレイ装置の画素となる透明電極６０面積
は最大となる。
第３図は本発明の第３の実施例を示すもので。
第３図（ａｌはその平面図、第３図１ｂｌはＢ −Ｅ／
断面図、第３図１ｅｔはＦ −Ｆ／断面図であり１図の
符号は、第１、第２の実施例で説明した場合と同一であ
る。
断面図、第３図１ｅｔはＦ −Ｆ／断面図であり１図の
符号は、第１、第２の実施例で説明した場合と同一であ
る。
第３図に示す本発明の第３の実施例は、第１図により説
明した第１の実施例とほとんど同様にして形成される。
明した第１の実施例とほとんど同様にして形成される。
この第３の実施例が第１の実施例と相違する点は、ゲー
ト配線４のゲート電極となる部分が、ソース、ドレイン
方向に２分割されている点である。これにより第３図に
示す第３の実施例は、短チャンネル化した４個のＭＯＳ
ＦＥＴが直列接続された構成を実現しており、薄膜半導
体装置を、オン／オフ電流比流比のさらに高い高性能な
ものとしている。
ト配線４のゲート電極となる部分が、ソース、ドレイン
方向に２分割されている点である。これにより第３図に
示す第３の実施例は、短チャンネル化した４個のＭＯＳ
ＦＥＴが直列接続された構成を実現しており、薄膜半導
体装置を、オン／オフ電流比流比のさらに高い高性能な
ものとしている。
第４図は本発明の第４の実施例を示すもので。
第１図１ａｌはその平面図、第２図１ｂｌはＧ−Ｇ’断
面図であり、図の符号は、他の実施例の場合と同一であ
る。
面図であり、図の符号は、他の実施例の場合と同一であ
る。
第４図に示す本発明の実施例は、ＭＯＳＦＥＴを構成す
る多結晶シリコン層２を複数のコ字状のパターンを組合
わせて蛇行を繰返すように、ゲート配線４の下層に形成
して、３個のＭＯＳＦＥＴの直列回路を構成したもので
あり、他の実施例と同様な効果を奏するものである。
る多結晶シリコン層２を複数のコ字状のパターンを組合
わせて蛇行を繰返すように、ゲート配線４の下層に形成
して、３個のＭＯＳＦＥＴの直列回路を構成したもので
あり、他の実施例と同様な効果を奏するものである。
前述した本発明の実施例において、石英基板の代りに、
ガラス基板、半導体上に絶縁膜を設けた基板等を利用す
ることができ、また、ＭＯ８Ｆ’ＥＴ’ｋ ！４成する
多結晶クリコン層の代りとして、単結晶シリコン層、非
晶質シリコン層、シリコン以外のｅｄｇｅ等の化合物半
導体層等を用いることができる。さらに、ゲート配線、
信号配線の材料として、多結晶シリコン、アルミ等の金
属を利用することが可能である。
ガラス基板、半導体上に絶縁膜を設けた基板等を利用す
ることができ、また、ＭＯ８Ｆ’ＥＴ’ｋ ！４成する
多結晶クリコン層の代りとして、単結晶シリコン層、非
晶質シリコン層、シリコン以外のｅｄｇｅ等の化合物半
導体層等を用いることができる。さらに、ゲート配線、
信号配線の材料として、多結晶シリコン、アルミ等の金
属を利用することが可能である。
以上説明したように、本発明によれば、ゲート配線、信
号配線等の下層に複数個を直列接続したＭＯＳＦＥＴに
よる薄膜半導体装置を構成することができ、これらの配
線外における薄膜半導体装置が占める占有面積を低減し
た、しかも装置のオン／オフ電流比の高い高性能な、液
晶ディスプレィ装置の駆動用として用いて好適な薄膜半
導体装置を提供することができる。
号配線等の下層に複数個を直列接続したＭＯＳＦＥＴに
よる薄膜半導体装置を構成することができ、これらの配
線外における薄膜半導体装置が占める占有面積を低減し
た、しかも装置のオン／オフ電流比の高い高性能な、液
晶ディスプレィ装置の駆動用として用いて好適な薄膜半
導体装置を提供することができる。
第３図１ａｌは本発明の第１の実施例の平面図、第１図
１ｂ） 、 ｌｃｌはその断面図、第２図１ａ）は本発
明の第２の実施例の平面図、第２図１ｂｌ、 Ｉｃ）は
その断面図。 第３図１ａｌは本発明の第３の実施例の平面図、第２図
１ｂｌ ＋Ｃ）はその断面図、第４図１３）は本発明の
第４の実施例の平面図、第４図１ｂｌはその断面図、第
５図１ａｌは従来技術の一例の平面図、第２図１ｂｌは
その断面図である。 ｌ・・・・・・石英基板、２・・・・・・多結晶シリコ
ン層、３・・・・・・ゲート酸化膜、４・・・・・・ゲ
ート配線、５・・・・・・保藤膜、６・・・・・・透明
電極、７・・・・・・信号配線。 第４図 （Ｇ） （ｂ）
１ｂ） 、 ｌｃｌはその断面図、第２図１ａ）は本発
明の第２の実施例の平面図、第２図１ｂｌ、 Ｉｃ）は
その断面図。 第３図１ａｌは本発明の第３の実施例の平面図、第２図
１ｂｌ ＋Ｃ）はその断面図、第４図１３）は本発明の
第４の実施例の平面図、第４図１ｂｌはその断面図、第
５図１ａｌは従来技術の一例の平面図、第２図１ｂｌは
その断面図である。 ｌ・・・・・・石英基板、２・・・・・・多結晶シリコ
ン層、３・・・・・・ゲート酸化膜、４・・・・・・ゲ
ート配線、５・・・・・・保藤膜、６・・・・・・透明
電極、７・・・・・・信号配線。 第４図 （Ｇ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、絶縁基板上に形成された薄膜電界効果素子を複数個
直列に接続してなる薄膜半導体装置において、前記直列
に接続された薄膜電界効果素子の一部または全部が、薄
膜半導体装置間を接続するゲート配線またはソース（ま
たはドレイン）に接続された信号配線の下層に配置され
ていることを特徴とする薄膜半導体装置。 ２、前記絶縁基板が石英、ガラス等の透明基板であり、
前記薄膜半導体装置を構成する半導体材料が多結晶シリ
コン、非晶質シリコンまたは単結晶シリコンであること
を特徴とする前記特許請求の範囲第１項記載の薄膜半導
体装置。 ３、前記直列に接続された電界効果素子がゲート配線の
下層に、蛇行して配置されていることを特徴とする前記
特許請求の範囲第１項または第２項記載の薄膜半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297712A JPS63151083A (ja) | 1986-12-16 | 1986-12-16 | 薄膜半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297712A JPS63151083A (ja) | 1986-12-16 | 1986-12-16 | 薄膜半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63151083A true JPS63151083A (ja) | 1988-06-23 |
Family
ID=17850188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297712A Pending JPS63151083A (ja) | 1986-12-16 | 1986-12-16 | 薄膜半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63151083A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5105246A (en) * | 1990-08-10 | 1992-04-14 | Xerox Corporation | Leaky low voltage thin film transistor |
| JPH0627484A (ja) * | 1991-03-15 | 1994-02-04 | Semiconductor Energy Lab Co Ltd | 液晶電気光学装置 |
| US5289027A (en) * | 1988-12-09 | 1994-02-22 | Hughes Aircraft Company | Ultrathin submicron MOSFET with intrinsic channel |
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| US6259117B1 (en) | 1994-06-02 | 2001-07-10 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display having storage capacitor associated with each pixel transistor |
| US6713783B1 (en) | 1991-03-15 | 2004-03-30 | Semiconductor Energy Laboratory Co., Ltd. | Compensating electro-optical device including thin film transistors |
| US6914642B2 (en) | 1995-02-15 | 2005-07-05 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display device |
| KR100520244B1 (ko) * | 1996-05-08 | 2006-01-12 | 샤프 가부시키가이샤 | 박막트랜지스터와반도체장치 |
| JP2006173600A (ja) * | 1995-01-03 | 2006-06-29 | Xerox Corp | 製品 |
| JP2021005554A (ja) * | 2001-11-09 | 2021-01-14 | 株式会社半導体エネルギー研究所 | 発光装置 |
-
1986
- 1986-12-16 JP JP61297712A patent/JPS63151083A/ja active Pending
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| US7148506B2 (en) | 1994-06-02 | 2006-12-12 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
| US7459724B2 (en) | 1994-06-02 | 2008-12-02 | Semiconductor Energy Laboratory Co., Ltd. | Active matrix display and electrooptical device |
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