JPH03162129A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH03162129A JPH03162129A JP1302848A JP30284889A JPH03162129A JP H03162129 A JPH03162129 A JP H03162129A JP 1302848 A JP1302848 A JP 1302848A JP 30284889 A JP30284889 A JP 30284889A JP H03162129 A JPH03162129 A JP H03162129A
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- JP
- Japan
- Prior art keywords
- circuit
- output
- current
- semiconductor integrated
- bypass
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 201000000390 breast intraductal proliferative lesion Diseases 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
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- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体集積装置の出力回路に関し、特にデー
タ出力時の電源線に発生する電流雑音を減少させた出力
回路に関する． 〔従来の技術１ 第５図は従来の半導体集積装置のＣＭＯＳの出力回路を
示す図である．１４はＰチャンネルＭＯＳＦＥＴの出力
ドライバで．１２はその駆動回路．１５はＮチャンネル
ＭＯＳＦＥＴの出力ドライバで１３はその駆動回路であ
る．入力ＤＩＮ．ＤＩＮが共にロウレベルのときは１４
．１５はオフで出力端子Ｄ ｏｕｔはハイインピーダン
ス状態である．第６図は第５図の出力回路の動作波形の
図であり、Ｄ ｏ ｕ ｔが立下る場合を示す．ＤＩＮ
がハイレベルになるとＮチャンネルドライバのゲート電
圧Ｖ ａｎはＯｖから■。。に立上り，Ｎチャンネルド
ライバの電流はピークに到達し、出力端子の電荷を放電
する．そしてＤ ａｕｔの電圧が低下するにつれて電流
ち減少してい＜．Ｄ．ｕｔが立上る場合はＤＩＮがハイ
レベルになることにより、Ｖａｐが０■になってＰ゛チ
ャンネルドライバを通して出力端子の電荷を充電する． ［発明が解決しようとする課題１ 半導体技術の進歩と共に半導体集積装置は高速化、高集
積化が進んでいる．高速化においては出力回路の動作速
度を上げるため電流駆動力の大きい出力ドライバが使わ
れ、また高集積化が進むにつれて半導体集積装置は多く
の出力端子をもつようになってきている．この様に高速
化、高集積化が進むと出力回路が動作した時に多大な過
渡電流が流れ、集積装置内部の配線及びリードフレーム
や外部配線に存在する寄生抵抗、あるいは寄生インダク
タンスにより電源線の電圧が変動して回路の誤動作をひ
き起こす． 従来の出力回路の出力ドライバが動作し始めた時にその
電流駆動力は最大になり、急激に電源線に大きな電流が
流れるため、大きな電流ノイズが短時間に集中して発生
し回路の誤動作を起こす原因となっている。
タ出力時の電源線に発生する電流雑音を減少させた出力
回路に関する． 〔従来の技術１ 第５図は従来の半導体集積装置のＣＭＯＳの出力回路を
示す図である．１４はＰチャンネルＭＯＳＦＥＴの出力
ドライバで．１２はその駆動回路．１５はＮチャンネル
ＭＯＳＦＥＴの出力ドライバで１３はその駆動回路であ
る．入力ＤＩＮ．ＤＩＮが共にロウレベルのときは１４
．１５はオフで出力端子Ｄ ｏｕｔはハイインピーダン
ス状態である．第６図は第５図の出力回路の動作波形の
図であり、Ｄ ｏ ｕ ｔが立下る場合を示す．ＤＩＮ
がハイレベルになるとＮチャンネルドライバのゲート電
圧Ｖ ａｎはＯｖから■。。に立上り，Ｎチャンネルド
ライバの電流はピークに到達し、出力端子の電荷を放電
する．そしてＤ ａｕｔの電圧が低下するにつれて電流
ち減少してい＜．Ｄ．ｕｔが立上る場合はＤＩＮがハイ
レベルになることにより、Ｖａｐが０■になってＰ゛チ
ャンネルドライバを通して出力端子の電荷を充電する． ［発明が解決しようとする課題１ 半導体技術の進歩と共に半導体集積装置は高速化、高集
積化が進んでいる．高速化においては出力回路の動作速
度を上げるため電流駆動力の大きい出力ドライバが使わ
れ、また高集積化が進むにつれて半導体集積装置は多く
の出力端子をもつようになってきている．この様に高速
化、高集積化が進むと出力回路が動作した時に多大な過
渡電流が流れ、集積装置内部の配線及びリードフレーム
や外部配線に存在する寄生抵抗、あるいは寄生インダク
タンスにより電源線の電圧が変動して回路の誤動作をひ
き起こす． 従来の出力回路の出力ドライバが動作し始めた時にその
電流駆動力は最大になり、急激に電源線に大きな電流が
流れるため、大きな電流ノイズが短時間に集中して発生
し回路の誤動作を起こす原因となっている。
特に前記の現象は，出力ドライバをオン抵抗の小さなバ
イポーラトランジスタで形成した場合には顕著になる． 本発明はこのような問題点を解決するためになされたち
ので、ピーク電流及び電流の時間変化率すなわち電流ノ
イズを滅少させて回路の誤動作を起こさない半導体集積
装置を提供することを目的とする。
イポーラトランジスタで形成した場合には顕著になる． 本発明はこのような問題点を解決するためになされたち
ので、ピーク電流及び電流の時間変化率すなわち電流ノ
イズを滅少させて回路の誤動作を起こさない半導体集積
装置を提供することを目的とする。
［課題を解決するための手段１
本発明の半導体集積装置は、トーテムポールに形成され
たバイポーラ出力ドライバに駆動電流を提供する出力ド
ライバ駆動回路において、出力ドライバに供給するベー
ス電流を制限する電流制限回路と、該電流制限回路と並
列接続され電流制限の機能を停止するバイパス回路と前
記バイパス回路を出力の変化によって動作させる帰還回
路を備えたことを特徴とする。
たバイポーラ出力ドライバに駆動電流を提供する出力ド
ライバ駆動回路において、出力ドライバに供給するベー
ス電流を制限する電流制限回路と、該電流制限回路と並
列接続され電流制限の機能を停止するバイパス回路と前
記バイパス回路を出力の変化によって動作させる帰還回
路を備えたことを特徴とする。
［実 施 例〕
以下本発明の実施例を図面を用いて説明する。
第１図は本発明の実施例に係る出力回路を示すものであ
る．ＮＰＮバイポーラトランジスタｌの駆動回路は、ダ
イオードとＰチャンネルＭＯＳＦＥＴを直列接続した電
流制限回路５と、ＰチャンネルＭＯＳＦＥＴによるバイ
パス回路６が含まれており，６は前段の電圧■。が変化
した後、遅れ？動作するようにＤ ６ｕｔからの帰還回
路７の出力信号によって制御される．第２図に帰還回路
７を示す．本実施例ではＮＰＮバイポーラトランジスタ
１及び３のショート電流を防ぐためＤ＋＋ｉ信号と論理
をとっている．またＤ。、の立ち上りを受けてバイパス
回路６をＯＮする様になっている為、第２図中のインバ
ータのロジックレベルを変えることによってバイパス回
路６のＯＮタイミングを変えることができる．またＮＰ
Ｎバイポーラトランジスタ３の駆動回路は，ダイオード
とＰチャンネルＭＯＳＦＥＴを直列接続した電流制限回
路８と，ＰチャンネルＭＯＳＦＥＴによるバイパス回路
９が含まれており、９は前段の■２が変化した後、遅れ
て動作するようにＤ ｏｕｔからの帰還回路１０の出力
信号によって制御される．第３図に帰還回路１０を示す
．本実施例ではＮＰＮバイポーラトランジスタ１及び３
のショート電流を防ぐためＤＩＮ信号と論理をとってい
る．またＤ．■の立ち下りを受けてバイパス回路９をＯ
Ｎする様になっている為、第３図中のネガティブＡＮＤ
のロジックレベルを変えることによってバイパス回路９
のＯＮタイミングを変えることができる．次に第４図の
波形をもとに第１図の回路の動作を説明する＊ＤＩＮが
Ｌレベルになると第１図のＶ０が立上り５を通してＶ
６ａの電圧は上昇する。
る．ＮＰＮバイポーラトランジスタｌの駆動回路は、ダ
イオードとＰチャンネルＭＯＳＦＥＴを直列接続した電
流制限回路５と、ＰチャンネルＭＯＳＦＥＴによるバイ
パス回路６が含まれており，６は前段の電圧■。が変化
した後、遅れ？動作するようにＤ ６ｕｔからの帰還回
路７の出力信号によって制御される．第２図に帰還回路
７を示す．本実施例ではＮＰＮバイポーラトランジスタ
１及び３のショート電流を防ぐためＤ＋＋ｉ信号と論理
をとっている．またＤ。、の立ち上りを受けてバイパス
回路６をＯＮする様になっている為、第２図中のインバ
ータのロジックレベルを変えることによってバイパス回
路６のＯＮタイミングを変えることができる．またＮＰ
Ｎバイポーラトランジスタ３の駆動回路は，ダイオード
とＰチャンネルＭＯＳＦＥＴを直列接続した電流制限回
路８と，ＰチャンネルＭＯＳＦＥＴによるバイパス回路
９が含まれており、９は前段の■２が変化した後、遅れ
て動作するようにＤ ｏｕｔからの帰還回路１０の出力
信号によって制御される．第３図に帰還回路１０を示す
．本実施例ではＮＰＮバイポーラトランジスタ１及び３
のショート電流を防ぐためＤＩＮ信号と論理をとってい
る．またＤ．■の立ち下りを受けてバイパス回路９をＯ
Ｎする様になっている為、第３図中のネガティブＡＮＤ
のロジックレベルを変えることによってバイパス回路９
のＯＮタイミングを変えることができる．次に第４図の
波形をもとに第１図の回路の動作を説明する＊ＤＩＮが
Ｌレベルになると第１図のＶ０が立上り５を通してＶ
６ａの電圧は上昇する。
ここで■１はまだＨレベルであるため６はオフでアル．
従ってＶ。はＶＤ０ＶＢｔになる．Ｖ０．のＬレベルか
ら中間電位への変化を受けて７による遅延時間△ｔの後
にｖ１がＬレベルになると６はオンし再び上昇しほぼＶ
０に到達する．この時電流制限回路５を流れる電流はほ
とんどゼロとなる．従ってＮＰＮバイポーラトランジス
タのベース電圧を前記の様に制御することにより、ｌを
流れる電流を制限することができる。つまり、ｌを流れ
る電流ハｖ。７！＋５ＶｏＩｌｌ−ｖ．ＥノトキハＩ１
テ制限され、Ｖ０。のときはピーク電流Ｉ２が流れる．
よって出力ドライバ１のピーク電流が押さえられると同
時に電流の時間変化率が小さくなる．Ｄ ＩＮが立下っ
て出力Ｄ ｏｕｔが立下る時、Ｖ ａｂは当初Ｖ。．−
■．まで立上り、Δｔの後にＶ ｏｕｔに到達する．３
を流れる電流は第４図に示す様に■，とＩ，の段階に分
かれる． ［発明の効果］ 以上述べてきた様に本発明の出力回路は、出力ドライバ
の電流を動作初期において制限し、出力信号変化を受け
て上記制限を解くため、最大電流値及び電流の時間変化
率を小さくでき、電源線の電圧変動を低減させて回路の
誤動作を防ぐという効果がある．
従ってＶ。はＶＤ０ＶＢｔになる．Ｖ０．のＬレベルか
ら中間電位への変化を受けて７による遅延時間△ｔの後
にｖ１がＬレベルになると６はオンし再び上昇しほぼＶ
０に到達する．この時電流制限回路５を流れる電流はほ
とんどゼロとなる．従ってＮＰＮバイポーラトランジス
タのベース電圧を前記の様に制御することにより、ｌを
流れる電流を制限することができる。つまり、ｌを流れ
る電流ハｖ。７！＋５ＶｏＩｌｌ−ｖ．ＥノトキハＩ１
テ制限され、Ｖ０。のときはピーク電流Ｉ２が流れる．
よって出力ドライバ１のピーク電流が押さえられると同
時に電流の時間変化率が小さくなる．Ｄ ＩＮが立下っ
て出力Ｄ ｏｕｔが立下る時、Ｖ ａｂは当初Ｖ。．−
■．まで立上り、Δｔの後にＶ ｏｕｔに到達する．３
を流れる電流は第４図に示す様に■，とＩ，の段階に分
かれる． ［発明の効果］ 以上述べてきた様に本発明の出力回路は、出力ドライバ
の電流を動作初期において制限し、出力信号変化を受け
て上記制限を解くため、最大電流値及び電流の時間変化
率を小さくでき、電源線の電圧変動を低減させて回路の
誤動作を防ぐという効果がある．
第１図は本発明の一実施例を示す出力回路図、第２図は
第１図の出力帰還回路７の一例を示す図、第３図は第１
図中の出力帰還回路１０の一例を示す図、第４図は第ｌ
図の動作波形を示す図．第５図は従来の出力回路を示す
図．第６図は第５図の動作波形を示す図． １、３・・・・ＮＰＮバイポーラ出力ドライ２ ・ ４、 ５、 ６、 ７、 １ ４ ・ ｌ ５ ・ ｌ ２、 ＤＩＮ・ Ｄ．．， Ｖ ｄａ） Ｖ ａｐ、 ＶＯ ・ ■１ ， １ ３ ・ Ｄ１．４・ ｖ，！１． Ｖｄｌｌ・ ■１ ■， ・ ・ダイオード ・抵抗 ・電流制限回路 ・バイパス回路 ・出力帰還回路 ・Ｐチャンネル出力ドライバ ・Ｎチャンネル出力ドライバ ・駆動回路 ・出力回路相補入力信号 ・出力回路出力信号 ・出力ドライバ駆動信号電圧 ・・電流制御回路入力信号電圧 ・・パイバス回路入力信号電圧 以 上
第１図の出力帰還回路７の一例を示す図、第３図は第１
図中の出力帰還回路１０の一例を示す図、第４図は第ｌ
図の動作波形を示す図．第５図は従来の出力回路を示す
図．第６図は第５図の動作波形を示す図． １、３・・・・ＮＰＮバイポーラ出力ドライ２ ・ ４、 ５、 ６、 ７、 １ ４ ・ ｌ ５ ・ ｌ ２、 ＤＩＮ・ Ｄ．．， Ｖ ｄａ） Ｖ ａｐ、 ＶＯ ・ ■１ ， １ ３ ・ Ｄ１．４・ ｖ，！１． Ｖｄｌｌ・ ■１ ■， ・ ・ダイオード ・抵抗 ・電流制限回路 ・バイパス回路 ・出力帰還回路 ・Ｐチャンネル出力ドライバ ・Ｎチャンネル出力ドライバ ・駆動回路 ・出力回路相補入力信号 ・出力回路出力信号 ・出力ドライバ駆動信号電圧 ・・電流制御回路入力信号電圧 ・・パイバス回路入力信号電圧 以 上
Claims (1)
- トーテムポールに形成されたバイポーラ出力ドライバに
駆動電流を供給する出力ドライバ駆動回路において、出
力ドライバに供給するベース電流を制限する電流制限回
路と、該電流制限回路と並列接続され電流制限の機能を
停止するバイパス回路と、前記バイパス回路を出力の変
化によって動作させる帰還回路を備えたことを特徴とす
る半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302848A JPH03162129A (ja) | 1989-11-21 | 1989-11-21 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302848A JPH03162129A (ja) | 1989-11-21 | 1989-11-21 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162129A true JPH03162129A (ja) | 1991-07-12 |
Family
ID=17913826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302848A Pending JPH03162129A (ja) | 1989-11-21 | 1989-11-21 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162129A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009118478A (ja) * | 2007-10-29 | 2009-05-28 | Itt Manufacturing Enterprises Inc | 耐放射線型論理回路 |
-
1989
- 1989-11-21 JP JP1302848A patent/JPH03162129A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009118478A (ja) * | 2007-10-29 | 2009-05-28 | Itt Manufacturing Enterprises Inc | 耐放射線型論理回路 |
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