JPH03162128A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH03162128A JPH03162128A JP1302847A JP30284789A JPH03162128A JP H03162128 A JPH03162128 A JP H03162128A JP 1302847 A JP1302847 A JP 1302847A JP 30284789 A JP30284789 A JP 30284789A JP H03162128 A JPH03162128 A JP H03162128A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- current
- output
- output driver
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000007423 decrease Effects 0.000 abstract description 3
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野１
本発明は、半導体集積装置の出力回路に関し、特にデー
タ出力時の電源線に発生する電流雑音を減少させた出力
回路に関する．
タ出力時の電源線に発生する電流雑音を減少させた出力
回路に関する．
第３図は従来の半導体集積装置のＣＭＯＳの出力回路を
示す図である．１４はＰチャネルＭＯＳＦＥＴの出力ド
ライバで、ｌ２はその駆動回路．１５はＮチャネルＭＯ
Ｓ Ｆ ＥＴの出力ドライバでｌ３はその駆動回路で
ある．入力Ｄ ｉｎ． Ｄ ｉｎが共にロウレベルのと
きは１４、１５はオフで出力端子Ｄ ｏｕｔはハイイン
ピーダンス状態である．第４図は第３図の出力回路の動
作波形の図であり、Ｄ ｏｕｔが立下る場合を示す．Ｄ
ｉｎがハイレベルになるとＮチャネルドライバのゲート
電圧ＶｄｎはＯＶからＶｏ。に立上り，Ｎチャンネルド
ライバの電流はピークに到達し、出力端子の電荷を放電
する．モしてＤ ｏｕｔの電圧が低下するにつれて電流
も減少してい＜．Ｄｏｕｔが立上る場合はＤｉｎがハイ
レベルになることにより、Ｖｄｐが０■になってＰチャ
ンネルドライバを通して出力端子を充電する， ［発明が解決しようとする課題１ 半導体技術の進歩と共に半導体集積装置は高速化、高集
積化が進んでいる．高速化においては出力回路の動作速
度を上げるため電流駆動力の大きい出力ドライバが使わ
れ、また高集積化が進むにつれて半導体集積装置は多く
の出力端子をもつようになってきている．この様に高速
化，高集積化が進むと出力回路が動作した時に多大な過
渡電流が流れ、集積装置内部の配線およびリードフレー
ムや外部配線に存在する寄生抵抗，あるいは寄生インダ
クタンスにより電源綿の電圧が変動して回路の誤動作を
ひき起こす． 従来の出力回路の出力ドライバが動作し始めた時にその
電流駆動力は最大になり、急激に電源線に大きな電流が
流れるため，大きな電流ノイズが短時間に集中して発生
し回路の誤動作を起こす原因となっている． 特に前記の現象は，出力ドライバをオン抵抗の小さなバ
イポーラトランジスタで形成した場合には顕著になる． 本発明はこのような問題点を解決するためになされたち
ので，出力ドライバの電流駆動力を下げることなく電流
ノイズを減少させて回路の誤動作を起こさない半導体装
置を提供することを目的とするゆ 〔課題を解決するための手段〕 本発明の半導体集積装置は、トーテムポールに形成され
たバイポーラ出力ドライバに駆動電流を提供する出力ド
ライバ駆動回路において，出力ドライバに供給するベー
ス電流を制限する電流制限回路と、該電流制限回路と並
列接続され電流制限の機能を停止するバイパス回路と、
出力ドライバが動作する時に前記バイパス回路が遅れて
動作するための遅延回路を備えたことを特徴とする．〔
実 施 例ｌ 以下本発明の実施例を図面を用いて説明する．第１図は
本発明の実施例に係る出力回路を示すものである．ＮＰ
Ｎバイポーラトランジスタ１の駆動回路は、ダイオード
とＰチャンネルＭＯＳＦＥＴを直列接続した電流制限回
路５と、ＰチャンネルＭＯＳＦＥＴによるバイパス回ｌ
８６が含まれており，６は前段の電圧Ｖ０が変化した後
，遅れて動作する様に遅延回路７を通してＶ１が６のゲ
ートに与えられている．また、ＮＰＮバイポーラトラン
ジスタ３の駆動回路は、ダイオードとＰチャンネルＭＯ
ＳＦＥＴを直列接続した電流制限回路８と、Ｐチャンネ
ルＭＯＳＦＥＴによるバイパス回路９が含まれており、
９は前段の電圧■２が変化した後、遅れて動作する様に
遅延回路１０を通してＶ３が９のゲートに与えられてい
る。 次に第２図の波形をちとに第１図の回路の動作を説明す
るｅＤ＋ｓがＬレベルになると第ｌ図のｖｏが立上り５
を通してＶｄａの電圧は上昇する。 ここでｖｌはまだＨレベルであるため６はオフである．
従ってＶｄａは■。。一Ｖ．になる．Ｖｏの変化から７
による遅延時間Δｔの後にＶ，がＬレベルになると６は
オンしＶｄａは再び上昇し、ほぼＶ ａｌｌに到達する
．この時電流制限回路５を流れる電流はほとんどゼロと
なる．ＮＰＮバイポーラトランジスタのベース電圧を前
記の様に制御することにより、ｌを流れる電流を制限す
ることができる．つまり、１を流れる電流はＶｄａがｖ
０。−Ｖ．のときは工，で制限され、■。。のときはピ
ーク電流Ｉ，が流れる．従ってピーク電流が押さえられ
、電流の時間変化率が小さくなる． Ｄｉｎが立下って出力Ｄ ｏｕｔが立下る時、Ｖｄｂは
当初Ｖ ｏｕｔ − Ｖ ｍｅまで立上り、△ｔの後に
Ｖｏｕｔに到達する．３を流れる電流は第４図に示す様
にＩ，とＩ４の段階に分かれる．
示す図である．１４はＰチャネルＭＯＳＦＥＴの出力ド
ライバで、ｌ２はその駆動回路．１５はＮチャネルＭＯ
Ｓ Ｆ ＥＴの出力ドライバでｌ３はその駆動回路で
ある．入力Ｄ ｉｎ． Ｄ ｉｎが共にロウレベルのと
きは１４、１５はオフで出力端子Ｄ ｏｕｔはハイイン
ピーダンス状態である．第４図は第３図の出力回路の動
作波形の図であり、Ｄ ｏｕｔが立下る場合を示す．Ｄ
ｉｎがハイレベルになるとＮチャネルドライバのゲート
電圧ＶｄｎはＯＶからＶｏ。に立上り，Ｎチャンネルド
ライバの電流はピークに到達し、出力端子の電荷を放電
する．モしてＤ ｏｕｔの電圧が低下するにつれて電流
も減少してい＜．Ｄｏｕｔが立上る場合はＤｉｎがハイ
レベルになることにより、Ｖｄｐが０■になってＰチャ
ンネルドライバを通して出力端子を充電する， ［発明が解決しようとする課題１ 半導体技術の進歩と共に半導体集積装置は高速化、高集
積化が進んでいる．高速化においては出力回路の動作速
度を上げるため電流駆動力の大きい出力ドライバが使わ
れ、また高集積化が進むにつれて半導体集積装置は多く
の出力端子をもつようになってきている．この様に高速
化，高集積化が進むと出力回路が動作した時に多大な過
渡電流が流れ、集積装置内部の配線およびリードフレー
ムや外部配線に存在する寄生抵抗，あるいは寄生インダ
クタンスにより電源綿の電圧が変動して回路の誤動作を
ひき起こす． 従来の出力回路の出力ドライバが動作し始めた時にその
電流駆動力は最大になり、急激に電源線に大きな電流が
流れるため，大きな電流ノイズが短時間に集中して発生
し回路の誤動作を起こす原因となっている． 特に前記の現象は，出力ドライバをオン抵抗の小さなバ
イポーラトランジスタで形成した場合には顕著になる． 本発明はこのような問題点を解決するためになされたち
ので，出力ドライバの電流駆動力を下げることなく電流
ノイズを減少させて回路の誤動作を起こさない半導体装
置を提供することを目的とするゆ 〔課題を解決するための手段〕 本発明の半導体集積装置は、トーテムポールに形成され
たバイポーラ出力ドライバに駆動電流を提供する出力ド
ライバ駆動回路において，出力ドライバに供給するベー
ス電流を制限する電流制限回路と、該電流制限回路と並
列接続され電流制限の機能を停止するバイパス回路と、
出力ドライバが動作する時に前記バイパス回路が遅れて
動作するための遅延回路を備えたことを特徴とする．〔
実 施 例ｌ 以下本発明の実施例を図面を用いて説明する．第１図は
本発明の実施例に係る出力回路を示すものである．ＮＰ
Ｎバイポーラトランジスタ１の駆動回路は、ダイオード
とＰチャンネルＭＯＳＦＥＴを直列接続した電流制限回
路５と、ＰチャンネルＭＯＳＦＥＴによるバイパス回ｌ
８６が含まれており，６は前段の電圧Ｖ０が変化した後
，遅れて動作する様に遅延回路７を通してＶ１が６のゲ
ートに与えられている．また、ＮＰＮバイポーラトラン
ジスタ３の駆動回路は、ダイオードとＰチャンネルＭＯ
ＳＦＥＴを直列接続した電流制限回路８と、Ｐチャンネ
ルＭＯＳＦＥＴによるバイパス回路９が含まれており、
９は前段の電圧■２が変化した後、遅れて動作する様に
遅延回路１０を通してＶ３が９のゲートに与えられてい
る。 次に第２図の波形をちとに第１図の回路の動作を説明す
るｅＤ＋ｓがＬレベルになると第ｌ図のｖｏが立上り５
を通してＶｄａの電圧は上昇する。 ここでｖｌはまだＨレベルであるため６はオフである．
従ってＶｄａは■。。一Ｖ．になる．Ｖｏの変化から７
による遅延時間Δｔの後にＶ，がＬレベルになると６は
オンしＶｄａは再び上昇し、ほぼＶ ａｌｌに到達する
．この時電流制限回路５を流れる電流はほとんどゼロと
なる．ＮＰＮバイポーラトランジスタのベース電圧を前
記の様に制御することにより、ｌを流れる電流を制限す
ることができる．つまり、１を流れる電流はＶｄａがｖ
０。−Ｖ．のときは工，で制限され、■。。のときはピ
ーク電流Ｉ，が流れる．従ってピーク電流が押さえられ
、電流の時間変化率が小さくなる． Ｄｉｎが立下って出力Ｄ ｏｕｔが立下る時、Ｖｄｂは
当初Ｖ ｏｕｔ − Ｖ ｍｅまで立上り、△ｔの後に
Ｖｏｕｔに到達する．３を流れる電流は第４図に示す様
にＩ，とＩ４の段階に分かれる．
以上述べてきた様に本発明の出力回路は、出力ドライバ
の電流を動作初期において制限し、時間後れをとって上
記制限を解くため、最大電流値，および、電流の時間変
化率を小さくでき，電源線の電圧変動を低減させて回路
の誤動作を防ぐという効果がある．
の電流を動作初期において制限し、時間後れをとって上
記制限を解くため、最大電流値，および、電流の時間変
化率を小さくでき，電源線の電圧変動を低減させて回路
の誤動作を防ぐという効果がある．
第１図は本発明の一実施例を示す出力回路図、第２図（
ａ）〜（ｉ）はその動作波形を示す図。 第３図は従来の出力回路を示す図、第４図（ａ）〜（ｄ
）はその出力立下りの動作波形を示す図。 ｌ ， ２ ・ ４， ５， ６、 ７， １ ４ ・ １ ５ ・ １ ２， Ｄ ＩＮ． Ｄ ｏｕｔ Ｖｄａ、 ｌ ３ ・ ＤＩＮ・ Ｖｄｂ． ・・ＮＰＮ出力ドライバ ・・ダイオード 抵抗 ・・電流制限回路 ・・パイバス回路 ・・遅延回路 ・・Ｐチャンネル出力ドライバ ・・Ｎチャンネル出力ドライバ ・・駆動回路 ・・出力回路人力相補信号 ・・出力回路出力信号 Ｖ ｄｐ． Ｖ ｄｎ ・・出力ドライバ駆動信号電圧 ・・電流制御回路人力信号電圧 ・・バイパス回路入力信号電圧 以上
ａ）〜（ｉ）はその動作波形を示す図。 第３図は従来の出力回路を示す図、第４図（ａ）〜（ｄ
）はその出力立下りの動作波形を示す図。 ｌ ， ２ ・ ４， ５， ６、 ７， １ ４ ・ １ ５ ・ １ ２， Ｄ ＩＮ． Ｄ ｏｕｔ Ｖｄａ、 ｌ ３ ・ ＤＩＮ・ Ｖｄｂ． ・・ＮＰＮ出力ドライバ ・・ダイオード 抵抗 ・・電流制限回路 ・・パイバス回路 ・・遅延回路 ・・Ｐチャンネル出力ドライバ ・・Ｎチャンネル出力ドライバ ・・駆動回路 ・・出力回路人力相補信号 ・・出力回路出力信号 Ｖ ｄｐ． Ｖ ｄｎ ・・出力ドライバ駆動信号電圧 ・・電流制御回路人力信号電圧 ・・バイパス回路入力信号電圧 以上
Claims (1)
- トーテムポールに形成されたバイポーラ出力ドライバに
駆動電流を供給する出力ドライバ駆動回路において、出
力ドライバに供給するベース電流を制限する電流制限回
路と、該電流制限回路と並列接続され電流制限の機能を
停止するバイパス回路と、出力ドライバが動作する時に
前記バイパス回路が遅れて動作するための遅延回路を備
えたことを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302847A JPH03162128A (ja) | 1989-11-21 | 1989-11-21 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1302847A JPH03162128A (ja) | 1989-11-21 | 1989-11-21 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162128A true JPH03162128A (ja) | 1991-07-12 |
Family
ID=17913815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1302847A Pending JPH03162128A (ja) | 1989-11-21 | 1989-11-21 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162128A (ja) |
-
1989
- 1989-11-21 JP JP1302847A patent/JPH03162128A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR920006438B1 (ko) | 슬루 레이트(slew rate)가 제어되는 고속 CMOS 버퍼 | |
| EP0973261B1 (en) | Active pullup circuitry for open-drain signals | |
| US5801550A (en) | Output circuit device preventing overshoot and undershoot | |
| JP2567153B2 (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JP7846661B2 (ja) | 半導体装置 | |
| CN106357251A (zh) | 半导体开关装置 | |
| JPS63112893A (ja) | 半導体集積回路 | |
| US5233238A (en) | High power buffer with increased current stability | |
| JPH05243940A (ja) | 出力バッファ装置 | |
| JPH04172962A (ja) | Ｉｇｂｔの駆動回路 | |
| CN116781056A (zh) | 应用于负载开关的驱动电路及驱动芯片 | |
| TWI625732B (zh) | 雙倍資料率同步動態隨機存取記憶體及其輸出驅動電路 | |
| JPH06197000A (ja) | Ｃｍｏｓ３ステートバッファ回路およびその制御方法 | |
| US8456211B2 (en) | Slew rate control circuit and method thereof and slew rate control device | |
| JPH03162128A (ja) | 半導体集積装置 | |
| JP2001274665A (ja) | 電圧駆動型素子の駆動方法および駆動回路 | |
| JPH01240013A (ja) | 半導体集積回路装置 | |
| JPH01268311A (ja) | 出力回路 | |
| JPH03162129A (ja) | 半導体集積装置 | |
| KR940005975B1 (ko) | 출력회로 | |
| JP2730098B2 (ja) | 半導体集積装置 | |
| JP3120303B2 (ja) | パワーｍｏｓ制御回路 | |
| US20250105835A1 (en) | Output Driving Circuit for Power Devices | |
| JP3299071B2 (ja) | 出力バッファ回路 | |
| CN217362941U (zh) | 电机调速装置、电机和车辆 |