JPH0316217A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0316217A JPH0316217A JP15187089A JP15187089A JPH0316217A JP H0316217 A JPH0316217 A JP H0316217A JP 15187089 A JP15187089 A JP 15187089A JP 15187089 A JP15187089 A JP 15187089A JP H0316217 A JPH0316217 A JP H0316217A
- Authority
- JP
- Japan
- Prior art keywords
- dry etching
- semiconductor device
- wiring
- gas
- dry
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 238000001312 dry etching Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 16
- 239000007789 gas Substances 0.000 claims abstract description 13
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 9
- 239000001301 oxygen Substances 0.000 claims abstract description 8
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 8
- 238000005530 etching Methods 0.000 claims abstract description 7
- 238000009832 plasma treatment Methods 0.000 claims description 6
- 239000010410 layer Substances 0.000 claims description 5
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 3
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 abstract description 8
- 239000011248 coating agent Substances 0.000 abstract description 4
- 238000000576 coating method Methods 0.000 abstract description 4
- 239000000203 mixture Substances 0.000 abstract description 3
- 238000009413 insulation Methods 0.000 abstract 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置を配線する際に、配線の被膜率の向
上を図る半導体装置の製造方法に関するものである。
上を図る半導体装置の製造方法に関するものである。
従来の技術
従来、配線の被膜率の向上を図る場合には、コンタクト
ホールを形成する際に、第１の場合、ウェットエッチン
グを眉間絶８膜の上層部約２割に対して実施した後、ド
ライエッチングする方法、及び第２の場合、ドライエッ
チングした後、高温処理を行い、再びドライエッチング
する方法を用いている。また、パイアホールを形成する
際に、エッチング後形状をテーパー状に仕上げることは
困難とされている。
ホールを形成する際に、第１の場合、ウェットエッチン
グを眉間絶８膜の上層部約２割に対して実施した後、ド
ライエッチングする方法、及び第２の場合、ドライエッ
チングした後、高温処理を行い、再びドライエッチング
する方法を用いている。また、パイアホールを形成する
際に、エッチング後形状をテーパー状に仕上げることは
困難とされている。
発明が解決しようとする課題
しかしながら、上記従来の製造方法ではコンタクトホー
ル形戒において、第１の場合は形状のばらつき、第２の
場合はコンタクト抵抗のばらつきが生じる。また、ドラ
イエッチングの他に工程数が多いので、各種処理装置へ
の出し入れなど、要する時間が長いという問題があった
。パイアホールの場合は、テーバーエッチングが実施さ
れておらず、ホールの微細化は困難とされ、パイアホー
ル寸法１μｍ以下では配線の被膜率が低下し、断線が発
生している。
ル形戒において、第１の場合は形状のばらつき、第２の
場合はコンタクト抵抗のばらつきが生じる。また、ドラ
イエッチングの他に工程数が多いので、各種処理装置へ
の出し入れなど、要する時間が長いという問題があった
。パイアホールの場合は、テーバーエッチングが実施さ
れておらず、ホールの微細化は困難とされ、パイアホー
ル寸法１μｍ以下では配線の被膜率が低下し、断線が発
生している。
本発明は、上記従来の問題点を解決するもので、ドライ
エッチング装置に投入するだけで配線時の被膜率の高い
コンタクトホール及びパイアホールを形成することがで
き、しかも作業時間の短縮可能な半導体装置の製造方法
を提供することを目的とする。
エッチング装置に投入するだけで配線時の被膜率の高い
コンタクトホール及びパイアホールを形成することがで
き、しかも作業時間の短縮可能な半導体装置の製造方法
を提供することを目的とする。
課題を解決するための手段
この目的を解決するために本発明の半導体装置の製造方
法は、第１に半導゛体装置の層間絶縁膜上にレジストパ
ターンを形成し、前記層間絶縁膜の上層部をドライエッ
チングする工程と、前記レジストパターンを酸素雰囲気
中でプラズマ処理する工程と、前記ドライエッチングす
る工程とプラズマ処理する工程を繰り返した後にドライ
エッチングすることで、コンタクトホール及びパイアホ
ールを形戒することを特徴とし、第２にドライエッ・チ
ングする工程とプラズマ処理する工程は同一エッチング
装置内で連続して実施し、ドライエッチングガスとして
フロン系ガスと酸素の混合系を用いることを特徴として
いる。
法は、第１に半導゛体装置の層間絶縁膜上にレジストパ
ターンを形成し、前記層間絶縁膜の上層部をドライエッ
チングする工程と、前記レジストパターンを酸素雰囲気
中でプラズマ処理する工程と、前記ドライエッチングす
る工程とプラズマ処理する工程を繰り返した後にドライ
エッチングすることで、コンタクトホール及びパイアホ
ールを形戒することを特徴とし、第２にドライエッ・チ
ングする工程とプラズマ処理する工程は同一エッチング
装置内で連続して実施し、ドライエッチングガスとして
フロン系ガスと酸素の混合系を用いることを特徴として
いる。
作用
この構威によって、コンタクトホールの形状や抵抗のば
らつきを抑制し、半導体装置の微細化が可能となり、さ
らに同一エッチング装置内で連続処理することで、作業
数が減少するため、配線時の被膜率の向上とともに作業
時間の大幅な短縮をすることができる。
らつきを抑制し、半導体装置の微細化が可能となり、さ
らに同一エッチング装置内で連続処理することで、作業
数が減少するため、配線時の被膜率の向上とともに作業
時間の大幅な短縮をすることができる。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。第１図は本発明の一実施例における半導体装置
の断面図を工程順に示すものである。図中１は例えばＮ
型のシリコン基板、２は層間絶縁膜、３はレジストであ
る。（第１図（ａ）〉以上のように構成された本実施例
の半導体装置の製造方法について、以下その動作を説明
する。
明する。第１図は本発明の一実施例における半導体装置
の断面図を工程順に示すものである。図中１は例えばＮ
型のシリコン基板、２は層間絶縁膜、３はレジストであ
る。（第１図（ａ）〉以上のように構成された本実施例
の半導体装置の製造方法について、以下その動作を説明
する。
まず、半導体装置の層間絶縁膜２をフロン系ガス、例え
ばトリフルオロメタン（ＣＨＦ３）と酸素〈０２〉の混
合系を用いて、層間絶縁膜２の上層部約１／３をドライ
エッチングする。（第１図（ｂ））次にドライエッチン
グ装置の使用ガスを酸素１００％とし、レジストをプラ
ズマ処理することによりエッチングする。（第１図（Ｃ
））以上のドライエッチングする工程とプラズマ処理す
る工程を繰り返す。（第１図（ｄ））最後に、ＣＨＦ３
と０２の混合系で層間絶縁膜２をドライエッチングして
コンタクトホールを形成する。（第１図（ｅ）〉以上の
ように本実施例によれば、ドライエッチング装置に投入
して、ガス系を切り換えるだけの連続操作で、配線時の
被膜率の高いコンタクトホール４を形戒することができ
、さらに短時間で作業を終了することができる。
ばトリフルオロメタン（ＣＨＦ３）と酸素〈０２〉の混
合系を用いて、層間絶縁膜２の上層部約１／３をドライ
エッチングする。（第１図（ｂ））次にドライエッチン
グ装置の使用ガスを酸素１００％とし、レジストをプラ
ズマ処理することによりエッチングする。（第１図（Ｃ
））以上のドライエッチングする工程とプラズマ処理す
る工程を繰り返す。（第１図（ｄ））最後に、ＣＨＦ３
と０２の混合系で層間絶縁膜２をドライエッチングして
コンタクトホールを形成する。（第１図（ｅ）〉以上の
ように本実施例によれば、ドライエッチング装置に投入
して、ガス系を切り換えるだけの連続操作で、配線時の
被膜率の高いコンタクトホール４を形戒することができ
、さらに短時間で作業を終了することができる。
なお、上記実施例ではコンタクトホール形成について説
明したが、パイアホールに関しても同様に実施すればよ
い。
明したが、パイアホールに関しても同様に実施すればよ
い。
また、多層配線時の下層配線上の被膜率向上を目的とす
る場合にも同様に実施すればよい。
る場合にも同様に実施すればよい。
発明の効果
本発明は、ドライエッチング装置内のガス系を切り換え
ることにより、配線時の被膜率の向上及び短時間で処理
することができる優れた半導体装置の製造方法を実現で
きるものである。
ることにより、配線時の被膜率の向上及び短時間で処理
することができる優れた半導体装置の製造方法を実現で
きるものである。
第１図（ａ）〜（ｅ）は本発明の一実施例における半導
体装置の製造方法を示す工程断面図である。 １・・・・・・半導体基板、２・・・・・・層間絶縁膜
、３・・・・・・レジスト、４・・・・・・コンタクト
ホール。
体装置の製造方法を示す工程断面図である。 １・・・・・・半導体基板、２・・・・・・層間絶縁膜
、３・・・・・・レジスト、４・・・・・・コンタクト
ホール。
Claims (2)
- （１）半導体装置の層間絶縁膜上にレジストパターンを
形成し、前記レジストパターンをマスクとして前記層間
絶縁膜の上層部をドライエッチングする工程と、前記レ
ジストパターンを酸素雰囲気中でプラズマ処理する工程
と、前記ドライエッチングする工程とプラズマ処理する
工程を繰り返した後にドライエッチングすることで、コ
ンタクトホールを形成することを特徴とした半導体装置
の製造方法。 - （２）ドライエッチングする工程とプラズマ処理する工
程は同一エッチング装置内で連続して実施し、ドライエ
ッチングガスとしてフロン系ガスと酸素の混合系を用い
ることを特徴とした特許請求の範囲第１項に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15187089A JPH0316217A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15187089A JPH0316217A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316217A true JPH0316217A (ja) | 1991-01-24 |
Family
ID=15528018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15187089A Pending JPH0316217A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316217A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453403A (en) * | 1994-10-24 | 1995-09-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method of beveled contact opening formation |
| US7303718B2 (en) | 2002-06-13 | 2007-12-04 | Sony Disc & Digital Solutions Inc. | Injection molding apparatus and injection molding method |
-
1989
- 1989-06-14 JP JP15187089A patent/JPH0316217A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5453403A (en) * | 1994-10-24 | 1995-09-26 | Chartered Semiconductor Manufacturing Pte, Ltd. | Method of beveled contact opening formation |
| US7303718B2 (en) | 2002-06-13 | 2007-12-04 | Sony Disc & Digital Solutions Inc. | Injection molding apparatus and injection molding method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6008121A (en) | Etching high aspect contact holes in solid state devices | |
| JPH0545057B2 (ja) | ||
| JPH0316217A (ja) | 半導体装置の製造方法 | |
| JPH02219227A (ja) | プラズマ散乱現象を利用した蝕刻方法 | |
| JPH0496223A (ja) | 半導体装置の製造方法 | |
| JPH11330045A (ja) | 酸化膜及びシリコン層の積層膜のエッチング方法 | |
| KR950009933B1 (ko) | 반도체소자의 매립형 콘택영역 형성방법 | |
| KR100191464B1 (ko) | 반도체 장치의 커패시터 제조 방법 | |
| JPH0497523A (ja) | 半導体装置の製造方法 | |
| KR20000061225A (ko) | 반도체소자의 트렌치 형성방법 | |
| KR960005555B1 (ko) | 반도체 소자 격리막 제조방법 | |
| JPH02134818A (ja) | 配線構造体の形成法 | |
| JPS6043829A (ja) | ドライエッチング方法 | |
| JPS61114536A (ja) | 半導体装置の製造方法 | |
| JPS62224027A (ja) | ドライエツチング方法 | |
| KR930008893B1 (ko) | 메모리 셀의 캐패시터 제조방법 | |
| JPH03129822A (ja) | 半導体エレクトロニックデバイスにおいて細かい平行線を彫る方法 | |
| JPH0239433A (ja) | 半導体装置の製造方法 | |
| JPS63119549A (ja) | 半導体素子の製造方法 | |
| JPH03159236A (ja) | エッチバックによる平坦化方法 | |
| JPS5815249A (ja) | コンタクトホ−ル形成法 | |
| JPH04162625A (ja) | コンタクトホールの形成方法 | |
| JPH02224331A (ja) | 半導体装置の製造方法 | |
| JPH0379029A (ja) | 多結晶シリコン膜のパターン形成法 | |
| JPH03125427A (ja) | 半導体装置の製造方法 |