JPS6043829A - ドライエッチング方法 - Google Patents

ドライエッチング方法

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JPS6043829A
JPS6043829A JP58151436A JP15143683A JPS6043829A JP S6043829 A JPS6043829 A JP S6043829A JP 58151436 A JP58151436 A JP 58151436A JP 15143683 A JP15143683 A JP 15143683A JP S6043829 A JPS6043829 A JP S6043829A
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JP
Japan
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gas
etching
polysilicon film
film
oxide film
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JP58151436A
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JPH0426209B2 (ja
Inventor
Tsutomu Tsukada
勉 塚田
Hideki Takahashi
高橋 秀輝
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Canon Anelva Corp
Original Assignee
Canon Anelva Corp
Anelva Corp
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Publication date
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    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00Etching of wafers, substrates or parts of devices
    • H10P50/20Dry etching; Plasma etching; Reactive-ion etching
    • H10P50/26Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials
    • H10P50/264Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means
    • H10P50/266Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only
    • H10P50/267Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas
    • H10P50/268Dry etching; Plasma etching; Reactive-ion etching of conductive or resistive materials by chemical means by vapour etching only using plasmas of silicon-containing layers

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  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はポリシリコン膜のドライエツチング方法に関す
る。
シリコン半導体集積回路の製造,特にMOS型集積回路
の製造においては,ケ゛−1・電極材料としてポリシリ
コン膜を使用している場合が多いので。
ポリシリコン膜のエツチングが非常に重要な技術になっ
ている。
従来,ポリシリコン膜をドライエツチングする場合,反
応性ガスとしてCF4ガスを主に用いる70ロセスは,
、I?ポリシリコン膜マスク制として使用されるホトレ
ジストの下に大きなアングカノトが入るため,パターン
の微細化が要求される超LSIの・母ターン形成におけ
るポリシリコン膜上,チング工程としては不適であった
これに対し,反応性ガスとして塩素を含むガス系の反応
性イオンエツチング技術により,異方性エツチング特性
が得られるようになったが,反応性ガスとして塩素を含
むガス系では、パターン精度の点や、下地の酸化膜に対
する選択比などの点で不十分な点が多かった。例えば2
反応性ガスとしてCC44ガスを主に用いるエツチング
では、ホトレノストに対する選択比が低かったり、下地
の酸化膜上に残渣を残したりしだ。又、CCt3Fガス
を用いるエツチングでは、エツチングの終了後下地に多
くの残渣が残る場合があった。又、 ct2ソtスを含
む系でのエツチングでは、 Ct2ガスの量を七分制御
しないと大きなアンダカットが入る場合がアシ、・工、
チング後にホトレジストが変形する場合も見られた。一
方、CCl2F2がスを用いるエツチングでは、ホトレ
ノストや下地の酸化膜に対する選択比も大きく、エツチ
ング速度も速いため、他のガス系に比較して優れだエツ
チング特性を示すものの、ポリシリコン膜と下地の酸化
膜との間に大きなアンダカットが入ることが観測され、
超LSIにおけるポリシリコン膜のエツチングに使用さ
れる反応性ガスとしては、非常に使い難いことが判明し
た。
本発明の目的は、 ccz、2p2ガスの優れたエツチ
ング特性を維持し、かつCCt2 F 2 gスで生じ
る特異なアンダカソトを全く生じさせない異方性エツチ
ングを行うことができるドライエツチング方法を提供す
ることにある。
本発明は、 CC42F2ガスにN2ガスを混入したガ
ス系によシトライエツチングを行うことを特徴とし。
本発明による方法を用いることにより、ポリシリコン膜
を、下地の酸化膜やホトレノストに;r=Ji、て大き
な選択比を保ちながら異方性エツチングを行うことがで
きる。
以下2図面を参照して本発明の詳細な説明する。
第1図を参照すると、従来による反応性ガスとしてCC
l2F2ガスを用いて反応性イオンエツチング装置によ
シトライエツチング処理゛2施しだ場合のポリシリコン
の断面図が示されている。
第1図において、101はシリコンウェーハ102上に
成長させた厚さ数百Xのシリコン酸化膜103の上に付
着された7r@ l)シリコン膜である。
この被エツチング膜なるポリシリコン膜101土には、
エツチングマスクとしてホトレジスト104が塗布され
ており1反応性イオンエツチング処理が施される。この
時、第1図に示されるような。
ポリシリコン膜101とシリコン酸化膜103の界面に
大きなアンダカノト105が生じる。このアンダカット
は、CCl2F2ガスの流量に依存し。
CCl2F2の流量が少いとアンダカッ):i’i′よ
減少する。
しかし、 CCl2F2ガスのみによるエツチングでは
この特異なアンダカッ)105を防ぐことは出来ない。
第2図を参照すると2本発明によるドライエツチング方
法、すなわち反応性ガスとしてCC22F2とN2の混
合ガスを用いて反応性イオンエツチング装置によシトラ
イエツチング処理を施しだ場合のポリシリコンの断面図
の一例が示さ九ている。
すなわち、第2図には2シリコンウエーハ202上に成
長させたシリコン酸化膜203上の、ホトレノスI−2
04をエツチングマス゛りとしたポリシリコン膜201
に2反応性インオンエツチング処理を施した断面が示さ
れているが2反応性ガスとしてy$ct2F、、ガスに
N2がスを混合したガスによりエツチングすることによ
り’ 、、pす/リコ/Jllzo+とシリコン酸化膜
203の界面205において全くアンダカットの生じな
い異方性エツチングを行うことができた。その上、ポリ
シリコン膜のエツチングが完工する丑での時間の2倍以
上のオーバーエツチングを行なっても、全くアンダカッ
トを生じない断面形状を得ることができだ。
なお2本発明においても、ポリシリコンの異方性エツチ
ング特性を維持しながら最適エツチングを行なう為には
ガス流量比、エツチング圧力、高周波電力等を適切に設
定する必要がある。
例えばN2ガスの混合量が少ない場合は、 CCl2F
2ガスで得られるのと同様のアンダカノトが見られるし
、又、N2ガスの流量が多いと4?リンリコンのエツチ
ング速度が遅くなる。この為N2ガスの混合量を・CC
l2F2ガスとN2ガスとを加えた総流量の流量比で5
%以上ないしは80%以下の範囲に設定するのが望まし
い。
又、エツチング圧力があまシ低すぎるとホトレ−シスト
に対する選択比が低下して、パターンの転写精度が悪く
なる。この為エツチング圧力は4Pa以上に設定するの
が望ましい。発明者等の実験結果では2本発明による最
適エツチング条件は下記に示す値であった。
CCt2F240SCCM N、2 128CCM エツチング圧力 16Pa エツチングパワー 0.17 W/cm2丑だこの時得
られたポリンリコンのエツチング速度は2000X/m
1n以上であシ、シリコン酸化膜に対する選択比は20
以上、ホトレノストに対しても10以上の値が得られた
。又2本発明を用いることによシ、マスクパターンの幅
を0.1μm以内の差でIリシリコン・ぐターンに転写
出来、さらにオーバーエツチングを長時同行なっても・
母ターン幅が縮少しないため、微細加工のめられる超L
SIの製造プロセス、特に大量生産用のプロセスとして
適用出来る。
なお、ホトレノストの替わ9に耐エツチング膜を使用し
てもよいし、抜工、チング膜がリン、ヒ素、ボロン等を
ドーグしたポリシリコン膜であってもよいのは言うまで
もない。
【図面の簡単な説明】
第1図は従来による反応性ガスとしてCCt2F2CC
2F2ガスリシリコン膜をエツチングした時の・ぐター
ンの断面図2第2図は本発明による反応性ガスとしてC
C42F2ガスにN2ガスを混合したガスを用いてポリ
シリコン膜をエツチングした時のがターンの断面図であ
る。 ・ 101.201・・・ポリシリコン膜、1.02 。 202・・シリコンウェーッー103,203・・シリ
オ、 コン酸化M 、 104 、204−≠≠)レノスト。 105.205・・・ポリシリコン膜と酸化膜の界面。

Claims (1)

  1. 【特許請求の範囲】 j ホトレノスト をマスクした,ポリシリコン膜又はリン、ヒ素。 ボロン等をドーグしたポリシリコン膜からなる被エツチ
    ング膜を,導入した応答性ガスに高周波電界を印加して
    発生させたプラズマ雰囲気中でドライエツチングする方
    法において,上記反応性ガスとしてCCl2F3とN2
    の混合ガスを用いることを特徴とするドライエ、チング
    方法。 2 上記CCt2F2とN2の混合ガスの〔N2ガスの
    流量〕/〔CCt2F2ガスとN2ガスの総流量〕が5
    条以上80%以下の範囲にある特許請求の範囲第1項記
    載のドライエ、チング方法。 3 上記CCt2F2とN2の混合ガスのエツチング圧
    力が4 Pa以上である特許請求の範囲第1項記載のド
    ライエツチング方法。
JP58151436A 1983-08-19 1983-08-19 ドライエッチング方法 Granted JPS6043829A (ja)

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JP58151436A JPS6043829A (ja) 1983-08-19 1983-08-19 ドライエッチング方法

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JP58151436A JPS6043829A (ja) 1983-08-19 1983-08-19 ドライエッチング方法

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JPS6043829A true JPS6043829A (ja) 1985-03-08
JPH0426209B2 JPH0426209B2 (ja) 1992-05-06

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ID=15518567

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252932A (ja) * 1985-08-27 1987-03-07 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション プラズマ・エツチング方法
US5545290A (en) * 1987-07-09 1996-08-13 Texas Instruments Incorporated Etching method
US6110838A (en) * 1994-04-29 2000-08-29 Texas Instruments Incorporated Isotropic polysilicon plus nitride stripping

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100683A (ja) * 1981-12-12 1983-06-15 Nippon Telegr & Teleph Corp <Ntt> プラズマエツチング方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58100683A (ja) * 1981-12-12 1983-06-15 Nippon Telegr & Teleph Corp <Ntt> プラズマエツチング方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6252932A (ja) * 1985-08-27 1987-03-07 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション プラズマ・エツチング方法
US5545290A (en) * 1987-07-09 1996-08-13 Texas Instruments Incorporated Etching method
US6110838A (en) * 1994-04-29 2000-08-29 Texas Instruments Incorporated Isotropic polysilicon plus nitride stripping

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