JPH0316230A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0316230A JPH0316230A JP14962789A JP14962789A JPH0316230A JP H0316230 A JPH0316230 A JP H0316230A JP 14962789 A JP14962789 A JP 14962789A JP 14962789 A JP14962789 A JP 14962789A JP H0316230 A JPH0316230 A JP H0316230A
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- JP
- Japan
- Prior art keywords
- single crystal
- substrate
- insulating film
- semiconductor device
- film
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- Pending
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（崖業上の利川分野〕
本発明は，ペテロ構造電界効果トランジスタ及びその製
造方法に関する。
造方法に関する。
近年、蛮調ドーブトランジスタ（Ｍ■叶゛ピ丁あるいは
Ｈ Ｅ Ｍ Ｔ）に代表される半導体ヘテロ構造を利用
した電界効果トランジスタ（ ト’ Ｅ Ｔ ）がｊ１
６速・高集積素子として注目されている。用いられる半
導体材料も、Ｇ ａ Ａ ｓ ／ Ａ Ｑ Ｇ ａ Ａ
ｓ系からＩｎＧａＡｓ系、ＳｉＧｅ系へと拡がってい
る。
Ｈ Ｅ Ｍ Ｔ）に代表される半導体ヘテロ構造を利用
した電界効果トランジスタ（ ト’ Ｅ Ｔ ）がｊ１
６速・高集積素子として注目されている。用いられる半
導体材料も、Ｇ ａ Ａ ｓ ／ Ａ Ｑ Ｇ ａ Ａ
ｓ系からＩｎＧａＡｓ系、ＳｉＧｅ系へと拡がってい
る。
後者は、基板となるＧ ａ Ａ ｓやＳｉ，Ｇｅと格子
定数の異なるいわゆる煩ヘテロ系である。ＩＩＩＩ！ｔ
は臨界厚以下で歪成長し、それ以上の膜犀でミスフィッ
ト転位を発生して、歪緩和する。膜中の歪は、ペテロ接
合間のバンド不連続の値を大きくしたり、ホールの有効
質量を小さくするなど、電子物性の制御に有効利用でき
るＯＪ能性が注目されている．従って、ミスフィット転
位の発生を抑制しつつ、歪を有したまま利則する技術が
重要となる．第２図は、歪ヘテロ構造Ｆ” Ｅ’１’の
一例を示したものである（アイ・イー・イー・イー エ
レクトロンデバイＸＬ／ターズＥｔＪＬ−７ （１１Ｊ
８６）第３０８頁から第３１０頁（ ｌｔ４ｔ＜ｌ｛
Ｍｌａｃｔｒｏ＋＋Ｄｅｖｉｃｅ Ｌａｔｔ． ＤＨＬ
−７（１９８６）｝’Ｐ３０８−３１０）） ． Ｓ
ｉ基板２１上にＳｉｏ．ユＧｅｏ．ａチャネルλイ２２
及びＰ型Ｓ ｉ Ｗ ２ ３をヘテロエビタキシャル或
長させて作或したＰ型Ｓ ｉ ／ Ｓ ｌｏ．ｘＧ ｅ
ｏ．ａ界而で２次元ホールガス（２ ｐ ＨＧ）を形成
し、Ｍ Ｏ Ｄ ＥヒＴとして動作することが確認され
ている。なお、ここで、Ｓ ｉ ｏ．ｚＧ ｅ ｏ．ａ
チャネルＡＶ２２はＳｌ基板２１に対する歪成長の臨界
膜ノ味以ドの２５０λの厚さに形成されている． 〔発明が淋決しようとする課題〕 ただし上記構造のＭ ０１）Ｆ Ｈ Ｔは，シートキャ
リャ濃度が２．５ Ｘ １ ０ｆエＣ！ＩＩ−”と低く
、相互コンダクタンスｇ．も２ ． ５ ｍ Ｓ ／
ｎｕと低い値にとどまっている．これは、Ｓ ｉ ／
Ｓ ｉｏ．ａＧ ｅｏ．ｚ間のバンド不連続ΔＥｖが０
，１５ｅＶ 糧度と小さく、十分な量のホールをポテン
シャル井戸に閉じ込めろことができていないためである
。従って特性敗祷のためには、Ｓ ｉ １−Ｘ Ｇ ｅ
ｘのＸイ１１（を大きくして、（Ｘ≧０．４）．ΔＥ
ｖを大きく （ΔＥｖ≧０．３ｅＶ）しなければならな
い。
定数の異なるいわゆる煩ヘテロ系である。ＩＩＩＩ！ｔ
は臨界厚以下で歪成長し、それ以上の膜犀でミスフィッ
ト転位を発生して、歪緩和する。膜中の歪は、ペテロ接
合間のバンド不連続の値を大きくしたり、ホールの有効
質量を小さくするなど、電子物性の制御に有効利用でき
るＯＪ能性が注目されている．従って、ミスフィット転
位の発生を抑制しつつ、歪を有したまま利則する技術が
重要となる．第２図は、歪ヘテロ構造Ｆ” Ｅ’１’の
一例を示したものである（アイ・イー・イー・イー エ
レクトロンデバイＸＬ／ターズＥｔＪＬ−７ （１１Ｊ
８６）第３０８頁から第３１０頁（ ｌｔ４ｔ＜ｌ｛
Ｍｌａｃｔｒｏ＋＋Ｄｅｖｉｃｅ Ｌａｔｔ． ＤＨＬ
−７（１９８６）｝’Ｐ３０８−３１０）） ． Ｓ
ｉ基板２１上にＳｉｏ．ユＧｅｏ．ａチャネルλイ２２
及びＰ型Ｓ ｉ Ｗ ２ ３をヘテロエビタキシャル或
長させて作或したＰ型Ｓ ｉ ／ Ｓ ｌｏ．ｘＧ ｅ
ｏ．ａ界而で２次元ホールガス（２ ｐ ＨＧ）を形成
し、Ｍ Ｏ Ｄ ＥヒＴとして動作することが確認され
ている。なお、ここで、Ｓ ｉ ｏ．ｚＧ ｅ ｏ．ａ
チャネルＡＶ２２はＳｌ基板２１に対する歪成長の臨界
膜ノ味以ドの２５０λの厚さに形成されている． 〔発明が淋決しようとする課題〕 ただし上記構造のＭ ０１）Ｆ Ｈ Ｔは，シートキャ
リャ濃度が２．５ Ｘ １ ０ｆエＣ！ＩＩ−”と低く
、相互コンダクタンスｇ．も２ ． ５ ｍ Ｓ ／
ｎｕと低い値にとどまっている．これは、Ｓ ｉ ／
Ｓ ｉｏ．ａＧ ｅｏ．ｚ間のバンド不連続ΔＥｖが０
，１５ｅＶ 糧度と小さく、十分な量のホールをポテン
シャル井戸に閉じ込めろことができていないためである
。従って特性敗祷のためには、Ｓ ｉ １−Ｘ Ｇ ｅ
ｘのＸイ１１（を大きくして、（Ｘ≧０．４）．ΔＥ
ｖを大きく （ΔＥｖ≧０．３ｅＶ）しなければならな
い。
しかるに、Ｘ≧０．４のＳ ｉ １−ＸＧ ｅ Ｘ膜の
Ｓｉ基板に対する臨界膜厚は２０ＯＡ以ドと小さく、チ
ャネル層として十分な厚さを歪或長させることが困燻で
あるという問題点があった。
Ｓｉ基板に対する臨界膜厚は２０ＯＡ以ドと小さく、チ
ャネル層として十分な厚さを歪或長させることが困燻で
あるという問題点があった。
そこで、本発朗の目的は、上配のように格子不整の大き
い膜でもミスフィット転位発生を抑制して歪戒長させる
ことにより、島性能のヘテロ構造ｔ−’ Ｅ ’ｒを実
現することにある。
い膜でもミスフィット転位発生を抑制して歪戒長させる
ことにより、島性能のヘテロ構造ｔ−’ Ｅ ’ｒを実
現することにある。
上記目的を達戒するために本発明においては、１−’
Ｅ ’１’の構造として、男上図に示す如く、ソース５
及びドレイン６直下に絶縁周２を設けた構造をとる。こ
の構造を作成するには、単結品県扱ｌを？縁膜で覆い、
チャネル３部のみ開孔部を設けた後全面にヘテロエピタ
キシャル或長の条件で半導体膜を成長すればよい。
Ｅ ’１’の構造として、男上図に示す如く、ソース５
及びドレイン６直下に絶縁周２を設けた構造をとる。こ
の構造を作成するには、単結品県扱ｌを？縁膜で覆い、
チャネル３部のみ開孔部を設けた後全面にヘテロエピタ
キシャル或長の条件で半導体膜を成長すればよい。
なお、後述するように、基板として、Ｇｅなどのバンド
ギャップＥｇの小さい（Ｅｇ ＜ １ ｅ Ｖ）材料を
用いる場合特に有効である． 〔作川〕 以ト、Ｓ ｉ Ｇ ｅ ／ Ｓ ｉ系を例にとり本発明
の作用について説明する。
ギャップＥｇの小さい（Ｅｇ ＜ １ ｅ Ｖ）材料を
用いる場合特に有効である． 〔作川〕 以ト、Ｓ ｉ Ｇ ｅ ／ Ｓ ｉ系を例にとり本発明
の作用について説明する。
第３図は、ＳｉＯｘｌｌ’Ｊにストライプ状の開孔部を
設け、全面にＳ ｉ Ｏ．ＦＩＧ ８ Ｑ．Ｂ膜を２０
０入結品或長した試料の平面’１” Ｅ Ｍ像を示した
ものである．比較のためにＳｉＯｚｌｌ■ないＳｉ基板
上に結品或長したものもボした。本図より、Ｓ ｉ Ｏ
ｘ膜を設けて単結晶成長領域をストライプ状の微小領域
に限定することにより、ミスフィット転位が大幅に減少
していることがわかる。これは． Ｓｉｏ．Ｉ５Ｇｓｏ
．ａ単結品とＳｉＯｚｌｌＱ上に或長じたＳ ｉ ｏ．
ａ（３ Ｆ３ ０．ＩＳ多結晶（第１図４に対応）との
境界において歪が有効に緩和されることに基づいている
．また、ソース・ドレイン直トに絶縁眼を設けた構造は
、いわゆるＳ Ｏ Ｉ （Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｏｎｉｎｓｕｌａｔｏｒ）構造であり、ｐｎ接合寄生
容量の低減による素子動作の高速化に有効である。
設け、全面にＳ ｉ Ｏ．ＦＩＧ ８ Ｑ．Ｂ膜を２０
０入結品或長した試料の平面’１” Ｅ Ｍ像を示した
ものである．比較のためにＳｉＯｚｌｌ■ないＳｉ基板
上に結品或長したものもボした。本図より、Ｓ ｉ Ｏ
ｘ膜を設けて単結晶成長領域をストライプ状の微小領域
に限定することにより、ミスフィット転位が大幅に減少
していることがわかる。これは． Ｓｉｏ．Ｉ５Ｇｓｏ
．ａ単結品とＳｉＯｚｌｌＱ上に或長じたＳ ｉ ｏ．
ａ（３ Ｆ３ ０．ＩＳ多結晶（第１図４に対応）との
境界において歪が有効に緩和されることに基づいている
．また、ソース・ドレイン直トに絶縁眼を設けた構造は
、いわゆるＳ Ｏ Ｉ （Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｏｎｉｎｓｕｌａｔｏｒ）構造であり、ｐｎ接合寄生
容量の低減による素子動作の高速化に有効である。
さらに、裁板として、例えばＧｅのようなバンドギャッ
プの小さい材料を用いた場合、室温ではｐｎ接合逆方向
リーク電流が増大し、チャネルでない基板側をキャリャ
が流れるため、素子の室温動作が難しい。本発四によれ
ば、第１図からわかるように，ｐｎ接合部の＋ｒ＋１積
が小さく、リーク電流を代減して、素子の室温動作がｏ
ｆ能とねる。
プの小さい材料を用いた場合、室温ではｐｎ接合逆方向
リーク電流が増大し、チャネルでない基板側をキャリャ
が流れるため、素子の室温動作が難しい。本発四によれ
ば、第１図からわかるように，ｐｎ接合部の＋ｒ＋１積
が小さく、リーク電流を代減して、素子の室温動作がｏ
ｆ能とねる。
〔実施例）
［実施例１］
まず、第４図を用いてＳ ｉ ｏ．ｅＧ ｅ ｏ．ａチ
ャネル層を用いたＰ型ＭＯＯＦＩＴを作成した例につき
述べる。
ャネル層を用いたＰ型ＭＯＯＦＩＴを作成した例につき
述べる。
Ｓｉ基板２１ｔｉ−ＬＯＣ０８酸化し、ＳｉＯｚｌｌκ
４１を形成した後、分子線エビタキシーにより、基板温
度４００℃で、Ｓ ｉ ｏ．ｅ Ｇ ｅ ｏ．ａｌｌ’
Ｊ ４ ２、Ｐ型ｂ ｘ ｌｌ’Ａ ２ ３を順次成長
させた。１１κノリは各々、２００人，３００入である
。Ｓ ｉ Ｏ ２ ＋Ｉ’Ａ’ｌ上は多結品４３，４４
が堆積した。続いて、′１゛ｉゲート電極２８をスパッ
タリング、Ａ ｕ Ｇ ａソース・ドレイン２６．２７
を真空蒸着により堆積し、ＡｕＧａアロイ化のため３３
０℃のアニールを行った。
４１を形成した後、分子線エビタキシーにより、基板温
度４００℃で、Ｓ ｉ ｏ．ｅ Ｇ ｅ ｏ．ａｌｌ’
Ｊ ４ ２、Ｐ型ｂ ｘ ｌｌ’Ａ ２ ３を順次成長
させた。１１κノリは各々、２００人，３００入である
。Ｓ ｉ Ｏ ２ ＋Ｉ’Ａ’ｌ上は多結品４３，４４
が堆積した。続いて、′１゛ｉゲート電極２８をスパッ
タリング、Ａ ｕ Ｇ ａソース・ドレイン２６．２７
を真空蒸着により堆積し、ＡｕＧａアロイ化のため３３
０℃のアニールを行った。
本構造の試料をホール効果測定したところ、７ ７ Ｋ
ニおイテ、Ｎｓ＝ ｌ Ｘ Ｌ Ｏ”ｃ＋ａ″″”ｒ
μ＝ ５０００ｃｄ／Ｖ・Ｓの値が得られ、従来構造
に比べて大帽な改停が見られた。これは、Ｓｉｉ一。Ｇ
ｅｘチャネルのＸ値を０６４ と大きくしたことにより
、Δｈｌｖ＝ ０ ． ３ ｅ Ｖ となったこと、
及び、圧縮歪（約１．６％）によってホールの有効質量
が小さくなったことによると考えられる。以上の結果．
ＭＯＩ）Ｆｌ４Ｔの相丸コンダクタンスとして５ ０
ｍ Ｓ ／ ｍが実現できた． ［実施例２］ 次に、第５図を用いて（ｊａチャネルＭを用いたＰ型Ｍ
０１）ＦビＴを作成した例につき述べる。
ニおイテ、Ｎｓ＝ ｌ Ｘ Ｌ Ｏ”ｃ＋ａ″″”ｒ
μ＝ ５０００ｃｄ／Ｖ・Ｓの値が得られ、従来構造
に比べて大帽な改停が見られた。これは、Ｓｉｉ一。Ｇ
ｅｘチャネルのＸ値を０６４ と大きくしたことにより
、Δｈｌｖ＝ ０ ． ３ ｅ Ｖ となったこと、
及び、圧縮歪（約１．６％）によってホールの有効質量
が小さくなったことによると考えられる。以上の結果．
ＭＯＩ）Ｆｌ４Ｔの相丸コンダクタンスとして５ ０
ｍ Ｓ ／ ｍが実現できた． ［実施例２］ 次に、第５図を用いて（ｊａチャネルＭを用いたＰ型Ｍ
０１）ＦビＴを作成した例につき述べる。
Ｇｅ．あるいはＳｉ基仮５１上にＳｉｏ．ｌＳ（ｊｅｏ
．ＩＩバツＴ／７−ｆｉ５２を５２０℃で、２００ＯＡ
エピタ犬シャル或長した後、プラズマｃ Ｖ Ｌ），で
Ｓ ｉ Ｏ ｚ１２ｉ４１を形威し、これをバターニン
グした。次に，Ｇｅチャネル屑５３、２ ０ Ｏ Ａ
，Ｓ ｉ ｏ．ａＧｅｏ．ａｌｌ％５４，１５０入を４
０ ０ ’Ｃで戊長じた。続いて、基仮温度を食温ま
で下げて、Ｇａ及びアモルファスＳ ｉ ｏ．３Ｇ ｅ
ｏ．ａｌｌ央１ ５ ０入を吸若及び堆積させた．次
に、ノん板を４５０℃、１特間アニールし、固相エビタ
キシャル成長により、アモルファスＳ ｉ ｏ．ｓＧ
ａ ｏ．ｅ膜を単結品化し、Ｓ ｉ ｏ．ａＧ ｅ ｏ
．ａ腺中にＧａドーピングスパイク５５を埋め込んだ。
．ＩＩバツＴ／７−ｆｉ５２を５２０℃で、２００ＯＡ
エピタ犬シャル或長した後、プラズマｃ Ｖ Ｌ），で
Ｓ ｉ Ｏ ｚ１２ｉ４１を形威し、これをバターニン
グした。次に，Ｇｅチャネル屑５３、２ ０ Ｏ Ａ
，Ｓ ｉ ｏ．ａＧｅｏ．ａｌｌ％５４，１５０入を４
０ ０ ’Ｃで戊長じた。続いて、基仮温度を食温ま
で下げて、Ｇａ及びアモルファスＳ ｉ ｏ．３Ｇ ｅ
ｏ．ａｌｌ央１ ５ ０入を吸若及び堆積させた．次
に、ノん板を４５０℃、１特間アニールし、固相エビタ
キシャル成長により、アモルファスＳ ｉ ｏ．ｓＧ
ａ ｏ．ｅ膜を単結品化し、Ｓ ｉ ｏ．ａＧ ｅ ｏ
．ａ腺中にＧａドーピングスパイク５５を埋め込んだ。
この構造では圧縮歪を受けたＰ ｕ ｒ ｅＧ ｅ ）
ｃ４をホールが走る。もともとホールの移動度が大きい
上に合金敗乱がない．圧縮盃によって有効質κが減少す
る効果の結來、移ＩＩｊＪ度は室温で１０ Ｏ ｆ）Ｏ
ａＫ／Ｖ−Ｓ、’７７Ｋｍ’、５００００ｃｍ／Ｖ・
Ｓが掛られ、ＭＯＤドビ゜１゜のｇｌｌも、室ｌ１１λ
で１ ０ ０ ｍ ｓ ／ ＋１１１１、７７Ｋで２
０ ０ ｍ ｓ ／ ｒｔｔｎが得られた。
ｃ４をホールが走る。もともとホールの移動度が大きい
上に合金敗乱がない．圧縮盃によって有効質κが減少す
る効果の結來、移ＩＩｊＪ度は室温で１０ Ｏ ｆ）Ｏ
ａＫ／Ｖ−Ｓ、’７７Ｋｍ’、５００００ｃｍ／Ｖ・
Ｓが掛られ、ＭＯＤドビ゜１゜のｇｌｌも、室ｌ１１λ
で１ ０ ０ ｍ ｓ ／ ＋１１１１、７７Ｋで２
０ ０ ｍ ｓ ／ ｒｔｔｎが得られた。
［実施例３］
次に、第６図を用いてＧｅチャネルＭを川いたＰ型ドー
プトヂャネル＋−゛Ｅ Ｔを作成した例にっき名（べる
・ チャネルとして圧縮歪を受けた、ｐｕｒｅ Ｇｅを用
いる点は実施例２と同じであるが、本構造では小純物が
ＩＱ１８ａｍ−８程度、２０ＯＡのＧｅチャネル層にド
ーピングされている。作或法も実施例２と同様であるが
、チャネルＭドーピングには、Ｂを含んだＧｅソースを
用いた蒸着を用いた。
プトヂャネル＋−゛Ｅ Ｔを作成した例にっき名（べる
・ チャネルとして圧縮歪を受けた、ｐｕｒｅ Ｇｅを用
いる点は実施例２と同じであるが、本構造では小純物が
ＩＱ１８ａｍ−８程度、２０ＯＡのＧｅチャネル層にド
ーピングされている。作或法も実施例２と同様であるが
、チャネルＭドーピングには、Ｂを含んだＧｅソースを
用いた蒸着を用いた。
木枯造では、シ一トキャリャ瀬度を２Ｘ１０Ｌ！印−２
と島くできるのが利点である． ［実施例４］ 次に，第７図を用いてＧｅチャネル泗を用いたｎ型ドー
プトチャネルト゛ＥＴを作成した例につき述べる。
と島くできるのが利点である． ［実施例４］ 次に，第７図を用いてＧｅチャネル泗を用いたｎ型ドー
プトチャネルト゛ＥＴを作成した例につき述べる。
実施例３と異なるのは、ドーパンドがＳｂであること及
び、ゲート電掬７６がＰｔかＡｕであることである。Ｇ
ｅはｎ型ドーバントを１０”ｃｎ’″８程度ドーピング
しても、移動度は約１０００ｃｄ／ｖ−Ｓと大きいため
、室温における品伝達コンダクタンスの実現に有効であ
る。
び、ゲート電掬７６がＰｔかＡｕであることである。Ｇ
ｅはｎ型ドーバントを１０”ｃｎ’″８程度ドーピング
しても、移動度は約１０００ｃｄ／ｖ−Ｓと大きいため
、室温における品伝達コンダクタンスの実現に有効であ
る。
本構造を用いて、室温で１ ０ ０ ｍ ｓ ／ ｒｒ
ｍが得ら水７・ 尚、本発明は．ＳｉＧｅ系のみでなく、他のヘテロ系で
ある． Ｇａ上ｎＡｓ／ Ｇ ａ Ａ ｓ ， Ｇａｉ
ｎＡｓ／Ａ１１ｎＡｓ７：Ｃどにも適用口ｆ能である。
ｍが得ら水７・ 尚、本発明は．ＳｉＧｅ系のみでなく、他のヘテロ系で
ある． Ｇａ上ｎＡｓ／ Ｇ ａ Ａ ｓ ， Ｇａｉ
ｎＡｓ／Ａ１１ｎＡｓ７：Ｃどにも適用口ｆ能である。
本発明によれば、格子小幣の大きい腺をミスフィット転
位なしでエビタキシャル或長させ，歪効果を有効利用で
きると共に，寄生容聴低減効果，リーク電流低減効果に
よって、低温及びＳコ温で商速劾作するペテロ構造ト′
巳′ｌ′が実現できる。
位なしでエビタキシャル或長させ，歪効果を有効利用で
きると共に，寄生容聴低減効果，リーク電流低減効果に
よって、低温及びＳコ温で商速劾作するペテロ構造ト′
巳′ｌ′が実現できる。
第１図は本発四の概要を冫バす索子の構造断曲図、第２
図は従来技術に係る素子の構造断面図、第３図は本発明
の作用を説四する平向’ｌ’ Ｅ Ｍ像，第４図ないし
第７図は本発明の実施例の素子の構造断面図である。 １・・・単結品基板、２・・・絶縁（朕）層、３・・・
チャネル層、４・・・多結晶。 弟 ／ 記 ５ ６ 羊 ３ 閃 ＜７ｏｏ＞ イＩｏｏ’＞ ／メ慣 鴇 ２ 図 第 ４ 図 植 ｒ 口 第 ６ 凹
図は従来技術に係る素子の構造断面図、第３図は本発明
の作用を説四する平向’ｌ’ Ｅ Ｍ像，第４図ないし
第７図は本発明の実施例の素子の構造断面図である。 １・・・単結品基板、２・・・絶縁（朕）層、３・・・
チャネル層、４・・・多結晶。 弟 ／ 記 ５ ６ 羊 ３ 閃 ＜７ｏｏ＞ イＩｏｏ’＞ ／メ慣 鴇 ２ 図 第 ４ 図 植 ｒ 口 第 ６ 凹
Claims (1)
- 【特許請求の範囲】 １、半導体ヘテロ構造電界効果トランジスタにおいて、
ソース及びドレイン直下に絶縁層を有することを特徴と
する半導体装置。 ２、請求項１記載の半導体装置において、基板とトラン
ジスタ能動層との格子定数が異なり、チャネル部が歪を
有していることを特徴とする半導体装置。 ３、請求項１記載の半導体装置において、基板がバンド
ギャップＥ＿ｇ＜１ｅＶの材料からなることを特徴とす
る半導体装置。 ４、請求項３記載の半導体装置において、上記基板の材
料がＧ＿ｅであることを特徴とする半導体装置。 ５、請求項１記載の半導体装置の製造方法であつて、単
結晶基板の一部を絶縁膜で覆い、その上に、半導体薄膜
をヘテロエピタキシャル成長の条件で堆積し、単結晶基
板露出部上には単結晶を、絶縁膜上には多結晶を成長さ
せることを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14962789A JPH0316230A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置およびその製造方法 |
| EP19900101415 EP0380077A3 (en) | 1989-01-25 | 1990-01-24 | Transistor provided with strained germanium layer |
| US07/759,772 US5241197A (en) | 1989-01-25 | 1991-09-13 | Transistor provided with strained germanium layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14962789A JPH0316230A (ja) | 1989-06-14 | 1989-06-14 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0316230A true JPH0316230A (ja) | 1991-01-24 |
Family
ID=15479358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14962789A Pending JPH0316230A (ja) | 1989-01-25 | 1989-06-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0316230A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441469B1 (ko) * | 1999-03-12 | 2004-07-23 | 인터내셔널 비지네스 머신즈 코포레이션 | 전계 효과 장치용 고속 게르마늄 채널 이종구조물 |
-
1989
- 1989-06-14 JP JP14962789A patent/JPH0316230A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100441469B1 (ko) * | 1999-03-12 | 2004-07-23 | 인터내셔널 비지네스 머신즈 코포레이션 | 전계 효과 장치용 고속 게르마늄 채널 이종구조물 |
| JP2007165867A (ja) * | 1999-03-12 | 2007-06-28 | Internatl Business Mach Corp <Ibm> | 電界効果トランジスタを形成するための層状構造 |
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