JPH11274475A - ヘテロ接合電界効果トランジスタの製造方法及び半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ヘテロ接合電界効果トランジスタにおいて、ヘ
テロ接合に伴う抵抗を抑制する。 【解決手段】半絶縁性ＧａＡｓ基板１０１上に、ＧａＡ
ｓバッファ層１０２、ＡｌＧａＡｓ電子供給層１０３、
ｉ型Ｉｎ_0.2 Ｇａ_0.8 Ａｓチャネル層１０４、ｎ⁺ 型Ａ
ｌＧａＡｓ電子供給層１０５、Ｉｎ_0.49Ｇａ_0.51Ａｓコ
ンタクト層１０６、しプレーナドーピング層１０８を有
するｎ⁺ 型ＧａＡｓコンタクト層１０７を順次積層す
る。第１の開口部１１１及び第２の開口部１１２を形成
する。ゲート電極１１３を形成する。次いで、７００
℃、５分の熱処理を行い、ＷＳｉＮのスパッタ蒸着時に
導入されたダメージの修復を行うと共に、Ｓｉプレーナ
ドーピング層１０８からＳｉを拡散させ、且つ活性化さ
れたｎ型拡散領域１１１を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、２種類の半導体層
が積層され、ヘテロ接合を有するヘテロ接合電界効果ト
ランジスタの製造方法及び半導体装置の製造方法に関す
る。

【０００２】

【従来の技術】ヘテロ接合を含む電界効果トランジスタ
は、マイクロ波やミリ波又は超高速デジタル回路等を構
成するデバイスとして重要性が年々増している。そし
て、トランジスタの高性能化を実現する目的と、量産性
に優れ低コストで生産する目的のために、様々な電界効
果トランジスタの構造と製造方法が開発されている。

【０００３】図５は、ヘテロ界面に蓄積する２次元電子
ガスを利用した電界効果トランジスタの構成を示す断面
図である。４０１は半絶縁性ＧａＡｓ基板、４０２は高
抵抗であるＧａＡｓあるいはＡＩＧａＡｓ等からなるバ
ッファ層、４０３は不純物濃度が十分に低いＧａＡｓあ
るいはＩｎＧａＡｓからなるチャネル層、４０４は少な
くとも一部にドーピングされｎ型ＡＩＧａＡｓ又はＩｎ
ＧａＰからなる電子供給層、４０５は高濃度にドーピン
グされたｎ型ＧａＡｓコンタクト層、１０９はソース電
極、１１０はドレイン電極、１１３はゲート電極であ
る。

【０００４】なお、コンタクト層４０５に２段の開口部
を設けているのは、ドレイン耐圧及びゲート耐圧を高く
して、電界効果トランジスタの高出力動作を可能にする
ためである。しかしながら、このような２段構造をエッ
チングによって形成する場合、エッチング深さの制御
を、ウェハ面内において均一に、且つウェハ毎の再現性
を十分に確保して行うことは容易でない。

【０００５】この問題を解決するため、材料の異なる多
層半導体層をコンタクト層として採用し、エッチングに
選択性を持たせることによって、２段構造を形成するこ
とが行われている。例えば、図６に示すように、電子供
給層４０４上に、ＩｎＧａＰコンタクト層５０６とＧａ
Ａｓコンタクト層５０７とが積層された構造を用いる
と、ＧａＡｓコンタクト層５０７とＩｎＧａＰコンタク
ト層５０６との間に十分なウェットエッチングの選択性
がとれ、再現性よく、しかも面内で均一なリセス形状を
形成できることが特開平７−３３５８６７号に記載され
ている。なお、図５において、５０１はＡｌＧａＡｓ電
子供給層である。

【０００６】リセス形状を多段にする目的は、上述した
ように、ヘテロ接合電界効果トランジスタの耐圧を向上
させ、大電流で動作させるためである。そのためにはシ
ョットキー接合からなるゲート電極１１３が接する電子
供給層４０４にはできる限り電子親和力の小さい化合物
半導体層を用いることが好ましい。また、ソース・ドレ
イン電極１０９，１１０が接するコンタクト層に５０７
は、ソース抵抗やドレイン抵抗を低くするため、できる
限り電子親和力の大きい化合物半導体層を用いる方が良
い。

【０００７】耐圧の向上には、ソースからゲートに至る
領域全ての材料が係わる。そのため、耐圧破壊の主な要
因となる高電界での衝突イオン化に対する耐圧が高い材
料を選択することが好ましく、又選択エッチングを行う
ためにも電子供給層４０４に接するコンタクト層５０６
として電子親和力の小さい半導体材料を使うことが好ま
しい。

【０００８】ところが、コンタクト層５０６に電子親和
力の小さい材料を、コンタクト層５０７に電子親和力の
大きい材料を用いると、コンタクト層５０６とコンタク
ト層５０７との間に高いヘテロ障壁が介在することにな
る。そのため、ヘテロ障壁が抵抗となってソース抵抗を
上昇させ、トランジスタの高性能化を妨げる原因となっ
ていた。

【０００９】

【発明が解決しようとする課題】上述したように、ヘテ
ロ接合電界効果トランジスタにおいて、耐圧性を向上さ
せるために、電子供給層に接し電子親和力が小さいコン
タクト層と、オーミック電極に接し電子親和力の大きい
コンタクト層との間に高いヘテロ障壁が形成され、ソー
ス・ドレイン抵抗を上昇させるという問題があった。

【００１０】なお、この問題は、ヘテロ接合電界効果ト
ランジスタに固有な問題ではなく、第１の半導体層上
に、第１の半導体層より電子親和力の大きい第２の半導
体層が積層された構造についても、生じる問題である。

【００１１】本発明の目的は、第１のコンタクト層上に
第１の半導体層より電子親和力が大きい第２のコンタク
ト層が積層された場合、第１のコンタクト層と第２のコ
ンタクト層との間の抵抗の低減を図り得るヘテロ接合電
界効果トランジスタの製造方法及び半導体装置の製造方
法を提供することにある。

【００１２】

【課題を解決するための手段】［構成］本発明の骨子
は、電子親和力の小さい半導体と電子親和力の大きい半
導体との間のヘテロ障壁に伴う抵抗を、ドーパント原子
の拡散を利用することにより低減させることにある。

【００１３】本発明は、上記目的を達成するために以下
のように構成されている。 （１） 本発明（請求項１）は、チャネル層と、このチ
ャネル層上に形成され該チャネル層より電子親和力が小
さく、且つバンドギャップが広い電子供給層とを具備し
てなるヘテロ接合電界効果トランジスタの製造方法にお
いて、前記電子供給層上に第１のコンタクト層を形成す
る工程と、第１のコンタクト層上に，第１のコンタクト
層より電子親和力が大きく、内部に不純物がドープさ
れ，且つ内部に該不純物の濃度が周囲に比べ高い領域を
有する第２のコンタクト層を形成する工程と、第２のコ
ンタクト層上に選択的にソース電極及びドレイン電極を
形成する工程と、前記第２のコンタクト層を選択的にエ
ッチングする工程と、熱処理を加え、少なくとも第１の
コンタクト層と第２のコンタクト層との界面に、前記不
純物を拡散させる工程とを含むことを特徴とする。 （２） 本発明（請求項２）は、第１の半導体層上に、
第１の半導体層より電子親和力が大きく、内部に不純物
がドープされ、且つ内部に該不純物の濃度が周囲に比べ
高い領域を有する第２の半導体層を形成する工程と、熱
処理を加え、少なくとも第１の半導体層と第２の半導体
層との界面に、前記不純物を拡散させる工程とを含むこ
とを特徴とする。 （３） 本発明（請求項３）は、第１の半導体層上に、
第１の半導体層より電子親和力が大きく、内部に不純物
がドープされ、且つ内部に該不純物の濃度が周囲に比べ
高い領域を有する第２の半導体層を形成する工程と、第
２の半導体層の所定領域をエッチングし、第１の半導体
層を露出させる工程と、熱処理を加え、少なくとも第１
の半導体層と第２の半導体層との界面に、前記不純物を
拡散させる工程とを含むことを特徴とする。

【００１４】本発明の好ましい実施態様を以下に示す。
第１の半導体層上に、第１の半導体層より電子親和力が
大きく、内部に不純物がドープされ、且つ内部に該不純
物の濃度が周囲に比べ高い領域を有する第１導電型の第
２の半導体層を形成する工程と、第２の半導体層の所定
領域をエッチングし、第１の半導体層を露出させる工程
と、熱処理を加え、第１の半導体層と第２の半導体層と
の少なくとも界面に、前記不純物を拡散させると共に、
第１の半導体層と第２の半導体層との構成元素を相互に
拡散させる工程とを含む。

【００１５】ヘテロ電界効果トランジスタの電子供給層
上に第１導電型の第１のコンタクト層を形成する工程
と、第１のコンタクト層上に、第１のコンタクト層より
電子親和力が大きく、内部に第１導電型の不純物がドー
プされ、且つ内部に該不純物の濃度が周囲に比べ高い領
域を有する第２のコンタクト層を形成する工程と、第２
の半導体層上にソース・ドレイン電極を形成する工程
と、前記ソース・ドレイン電極をマスクに第２の半導体
層をエッチングして第１の半導体層を露出する工程と、
露出する第１の半導体層の所定領域をエッチングし前記
電子供給層を露出させる工程と、露出する前記電子供給
層上にゲート電極を形成する工程と、加熱処理を行い、
前記不純物層を少なくとも第１のコンタクト層と第２の
コンタクト層との界面に拡散させる工程とを含む。

【００１６】ヘテロ電界効果トランジスタの電子供給層
上に第１導電型の第１のコンタクト層を形成する工程
と、第１のコンタクト層上に、第１のコンタクト層より
電子親和力が大きく、内部に第２導電型の不純物がドー
プされ、且つ内部に該不純物の濃度が周囲に比べ高い領
域を有する第２のコンタクト層を形成する工程と、第２
のコンタクト層上にソース・ドレイン電極を形成する工
程と、前記ソース・ドレイン電極をマスクに第２のコン
タクト層をエッチングして第１のコンタクト層を露出す
る工程と、露出する第１のコンタクト層上にゲート電極
を形成する工程と、加熱処理を行い、露出する第１半導
体層を第２導電型に保つと共に、第２のコンタクト層の
下部領域の第１のコンタクト層を第１導電型にする工程
とを含む。

【００１７】第１の半導体層がＡｌＧａＡｓ、ＩｎＧａ
Ｐ、ＩｎＡｌＧａＰ、ＩｎＰもしくはＩｎＡｌＡｓであ
り、第２の半導体層がＧａＡｓ、ＡＩＧａＡｓ、ＩｎＧ
ａＰ、ＩｎＰもしくはＩｎＧａＡｓである。

【００１８】［作用］本発明は、上記構成によって以下
の作用・効果を有する。電子親和力の小さい第１の半導
体層とこの層に接した電子親和力の大きい第２の半導体
層の積層構造において、第２の半導体層中に高濃度のド
ーピングを行った構造で、熱処理を行うと、第２の半導
体層から第１の半導体層に向けて不純物が拡散し、第１
の半導体層にも高濃度にドーピングされる。この結果、
このヘテロ接合界面が高濃度にドーピングされ、空乏巾
が狭くなる。従って、ヘテロ障壁でのトンネル電流が増
加し、抵抗を下げることができる。

【００１９】そして、第２の半導体層の導電性が第１の
半導体層の導電型と異なる場合、第２の半導体層に接す
る第１導電型の第１の半導体層の表面を第２導電型にす
るためには、第１の半導体層に不純物を高濃度にドープ
する必要がある。

【００２０】不純物濃度が高くなると、濃度依存性を考
慮した拡散係数で予測される場合より拡散が促進される
ことがある。そのため、第２導電型の第２の半導体層の
一部に高濃度にドープされた領域を有することによっ
て、熱処理工程で第１の半導体層にも高濃度の不純物を
拡散によってドーピングすることができ、第１の半導体
層の表面を短時間で第２導電型にすることができる。

【００２１】また、第２の半導体層の所定領域を除去し
て、第１の半導体層を露出させた後に熱処理を行うと、
露出する第１の半導体層には不純物が拡散されない。こ
の発明を多段リセス形状を形成するために、コンタクト
層が例えばＩｎＧａＰ（第１の半導体層）とＧａＡｓ
（第２の半導体層）とが積層されたヘテロ接合電界効果
トランジスタに適用すると、ソース・ドレイン電極が形
成された領域下では不純物が拡散されて、抵抗を下げる
ことができる。また、露出するＩｎＧａＰ上には不純物
が拡散されないので、ゲート電極との間の耐圧が高くな
る。従って、本発明では選択エッチングの特質を生かし
たまま、リセス形状の形成後、ドーパント原子の拡散を
利用することによりヘテロ障壁に付随する抵抗を低減さ
せることができる。

【００２２】

【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。 ［第１実施形態］図１は、本発明の第１実施形態に係わ
るヘテロ接合電界効果トランジスタの製造工程を示す工
程断面図である。

【００２３】先ず、図１（ａ）に示すように、半絶縁性
ＧａＡｓ基板１０１上に、膜厚５００ｎｍのノンドープ
ＧａＡｓバッファ層１０２、ＡｌＧａＡｓ電子供給層１
０３、膜厚１．５ｎｍのｉ型Ｉｎ_0.2 Ｇａ_0.8 Ａｓチャ
ネル層１０４、ｎ⁺ 型ＡｌＧａＡｓ電子供給層１０５、
Ｓｉを１×１０¹⁷ｃｍ^-3程度ドープした膜厚３０ｎｍの
Ｉｎ_0.49Ｇａ_0.51Ａｓコンタクト層１０６、Ｓｉを３．
５×１０¹⁸ｃｍ^-3程度ドープした膜厚５０ｎｍのｎ⁺ 型
ＧａＡｓコンタクト層１０７を順次積層する。

【００２４】なお、ＧａＡｓコンタクト層１０７の成長
途中に、Ｉｎ_0.49Ｇａ_0.51Ｐコンタクト層１０６との界
面から１ｎｍの位置に１×１０¹³ｃｍ^-2のＳｉプレーナ
ドーピング１０８を形成する。

【００２５】なお、Ａｌ_0.2 Ｇａ_0.8 Ａｓ電子供給層１
０３は、膜厚５０ｎｍのノンドープＡｌＧａＡｓ、Ｓｉ
を３×１０¹⁸ｃｍ^-3程度ドープした膜厚５ｎｍのｎ型Ａ
ｌ_0.2 Ｇａ_0.8 Ａｓ、膜厚１．５ｎｍのノンドープＡｌ
_0.2 Ｇａ_0.8 Ａｓから構成されている。また、ＡｌＧａ
Ａｓ電子供給層１０５は、膜厚２ｎｍのノンドープＡｌ
_0.2 Ｇａ_0.8 Ａｓ、Ｓｉを２×１０¹⁸ｃｍ^-3程度ドープ
した膜厚１５ｎｍのＡｌ_0.2 Ｇａ_0.8 Ａｓ、Ｓｉを１×
１０¹⁷ｃｍ^-3程度ドープした膜厚１５ｎｍのＡｌ_0.2 Ｇ
ａ_0.8 Ａｓから構成されている。

【００２６】この構造は、有機金属気相成長法により成
長しており、成長原料にはトリメチルガリウム（ＣＨ
₃ ）₃ Ｇａ、トリメチルアルミニウム（ＣＨ₃ ）₃ Ａ
ｌ、トリメチルインジウム（ＣＨ₃ ）₃ Ｉｎ、アルシン
ＡｓＨ₃ 、ドーパント原料としてジシランＳｉ₂ Ｈ₆ を
使用した。

【００２７】次いで、ウェットエッチングで素子分離を
行った後、図１（ｂ）に示すように、ＧａＡｓコンタク
ト層１０７上に、ソース電極１０９及びドレイン電極１
１０を形成する。そして、Ｈ₃ ＰＯ₄ −Ｈ₂ Ｏ₂ −Ｈ₂
Ｏ系エッチング液を用いて、ＧａＡｓコンタクト層１０
７を選択的にエッチングし、第１の開口部１１１を形成
する。Ｈ₃ ＰＯ₄ −Ｈ₂ Ｏ₂ −Ｈ₂ Ｏ系エッチング液で
は、ＩｎＧａＰをほとんどエッチングすることができな
いので、ＩｎＧａＰコンタクト層１０６の表面でエッチ
ングが止まる。

【００２８】そして、希釈したＨＣｌを用いてＩｎＧａ
Ｐコンタクト層１０６を選択的にエッチングし、第２の
開口部１１２を形成する。ＨＣｌはＡｌＧａＡｓをほと
んどエッチングすることができないため、ＡｌＧａＡｓ
電子供給層１０５の表面でエッチングが止まる。

【００２９】そして、ゲート電極が形成される領域に開
口部を有するレジストパターン（不図示）を形成した
後、ＷＳｉＮのスパッタ蒸着，該レジストパターンの除
去を行い、ゲート電極１１３を形成する。

【００３０】その後、図１（ｃ）に示すように、シリコ
ン窒化膜からなる保護膜（不図示）をプラズマＣＶＤ法
により蒸着する。次いで、７００℃、５分の熱処理を行
い、ＷＳｉＮのスパッタ蒸着時に導入されたダメージの
修復を行うと共に、Ｓｉプレーナドーピング層１０８か
らＳｉを拡散させ、且つ活性化されたｎ型拡散領域１１
４を形成する。

【００３１】熱処理前と熱処理後のＳｉのプロファイル
を比較したところ、Ｓｉが拡散していることが確認でき
た。拡散領域１１４がない場合にはＩｎＧａＰとＧａＡ
ｓとのヘテロ障壁に基づく抵抗が大きいが、拡散領域を
形成することにより、抵抗を低減することができ、ソー
ス抵抗及びドレイン抵抗を下げることができる。

【００３２】また、ＩｎＧａＰコンタクト層１０６のう
ち、ｎ⁺ 型ＧａＡｓコンタクト層がエッチングされ、表
面が露出している部分はＳｉの拡散はなく、ドーピング
濃度が低く保たれているため、高い耐圧を確保すること
ができる。なお、Ｓｉのプレーナドーピング量は高い方
が好ましいが、６×１０¹²ｃｍ^-2以上であればよい。

【００３３】トランジスタでは、ドーピングされている
領域は、ＧａＡｓコンタクト層１０７だけではない。高
濃度ドーピング層から不純物を拡散させる際に、他のド
ーピング層でも拡散が生じると性能を劣化させることが
ある。

【００３４】一般的に、温度Ｔにおける不純物原子の拡
散係数Ｄ（Ｔ）は、 Ｄ（Ｔ）＝Ｄ₀ ＥＸＰ（−Ｅ／ｋＴ） （１） であらわされる。なお、Ｅは活性化エネルギー、ｋはボ
ルツマン定数である。なお、Ｄ₀ は、一般に定数と見な
されるが、格子振動の振動数や活性化エネルギーを含ん
でいるため、振動数項又はエントロピー項と呼ばれるも
のである。

【００３５】（１）式は、ドーパント濃度が低い場合に
よく当てはまるが、拡散係数は濃度依存性をもち、濃度
が高くなると、拡散が増殖して起こる。例えば、Ｂｅや
Ｚｎなどはある濃度以上になると、格子間位置に存在す
る比率が増え、拡散係数の温度依存性より大きい拡散を
示すことが知られている。

【００３６】従って、ＧａＡｓコンタクト層１０７中に
Ｓｉが高濃度に存在するＳｉプレーナドーピング層１０
８によって拡散が増殖して起こり、短時間の加熱によっ
てＩｎＧａＰコンタクト層との界面にＳｉを十分に拡散
することができる。また同時に、他のドーピング層での
拡散を抑制することができる。

【００３７】なお、ＧａＡｓコンタクト層１０７中に高
濃度にＳｉをドーピングするためには、本実施形態にに
示したようにＳｉのプレーナドーピングを行うことが好
ましい。ＧａＡｓ中にＳｉをプレーナドーピングした場
合、５×１０¹²ｃｍ^-2程度まではＳｉが活性化するが、
これ以上の濃度になると、Ｓｉの活性化率が低下して飽
和してくる。過剰なＳｉがある場合には、上述したよう
に（１）式で予測される以上に拡散が大きくなるため、
他のＳｉがドーピングされている層では顕著な拡散を生
ずることなく、プレーナドーピング層からの拡散のみを
促進させることができる。

【００３８】［第２実施形態］図２は、本発明の第２実
施形態に係わるヘテロ接合電界効果トランジスタの製造
工程を示す工程断面図である。なお、図２において、図
１と同一な部分には同一符号を付し、その詳細な説明を
省略する。

【００３９】先ず、図１（ａ）に示した複数の化合物半
導体層をエピタキシャル成長させた基板に対して、ソー
ス・ドレイン領域が形成される領域に開口部を有するＳ
ｉＯ₂ 膜（不図示）をｎ⁺ 型コンタクト層１０７上に形
成し、該ＳｉＯ₂ 膜をマスクとして、加速電圧３０ｋｅ
ＶでＢイオンを注入し、不純物イオン注入領域２０１を
形成する（図２（ａ））。このＢイオンのイオン注入に
より結晶構造が破壊され、格子欠陥が生じる。

【００４０】なお、本実施形態のエピタキシャル基板の
Ｓｉプレーナドーピング層１０８は、第１実施形態と異
なり、ＧａＡｓコンタクト層１０７中にＩｎ_0.49Ｇａ
_0.51Ｐコンタクト層１０６の界面から１．５ｎｍの位置
に挿入されている。

【００４１】そして、第１実施形態と同様に、素子分離
を行った後、ソース電極１０９，ドレイン電極１１０、
第１の開口部１１１、第２の開口部１１２、ゲート電極
１１３を形成する。

【００４２】その後、全面にＳｉＮからなる保護膜（不
図示）をプラズマＣＶＤ法により形成した後、７００
℃、５分の熱処理を行い、保護膜を除去する。この熱処
理には二つの目的がある。ひとつは、第１実施形態と同
様に、ゲート電極１１２形成時のＷＳｉＮのスパッタ蒸
着時に導入されたダメージの修復である。

【００４３】そして、二つ目は、Ｂイオンの注入によっ
て破壊された結晶構造を修復すると共に、Ｓｉプレーナ
ドーピング層１０８中のＳｉの拡散、並びに活性化させ
てｎ型拡散領域１１４を形成し、ＩｎＧａＰコンタクト
層１０６とＧａＡｓコンタクト層１０７、ＩｎＧａＰコ
ンタクト層１０６とＡＩＧａＡｓ電子供給層２０５のヘ
テロ接合界面での原子の相互拡散を促進することであ
る。

【００４４】Ｂイオンの注入によって結晶に格子欠陥が
生じているため、第１実施形態に比べてＳｉの拡散が容
易に生じる。また、格子欠陥の存在により、アニールに
よる結晶構造の修復の際に、ＩｎＧａＰコンタクト層１
０６とＧａＡｓコンタクト層１０７との界面で微少な混
晶比が傾斜したＩｎＧａＡｓＰ遷移層（不図示）が形成
される。そのため、第１実施形態より抵抗を低減するこ
とができ、ソース抵抗、ドレイン抵抗を下げることがで
きる。

【００４５】このことについて更に説明する。原子の拡
散は結晶中の格子欠陥や歪みにも大きく依存し、イオン
注入や粒子線の照射などにより空格子点の濃度が熱平衡
濃度を大きく上回った場合には、拡散係数が局所的に高
められる。

【００４６】また、格子欠陥濃度が多いとドーパントを
拡散させる熱処理の際に、ドーパント原子のみならず半
導体層を構成する原子も拡散するようになる。特にヘテ
ロ界面で原子の拡散が生じる場合には、ヘテロ界面の急
峻性がだれて等価的に混晶比が傾斜することになる。こ
の場合には、混晶比が急峻な界面と比較して、へテロ障
壁の高さが減少することになる。ドーパント原子の拡散
と母体となる半導体の構成元素の拡散を利用することに
より、ヘテロ障壁に伴う抵抗をさらに低減することがで
きる。

【００４７】本実施形態に示したように、ドーパントの
拡散と同時に半導体層の構成元素を拡散させることによ
り、界面は等価的に混晶比が傾斜している構造になり、
実効的なヘテロ障壁高さが低下し、ヘテロ障壁に伴う抵
抗を下げることができる。

【００４８】［第３実施形態］図３は、本発明の第３実
施形態に係わるヘテロ接合電界効果トランジスタの構造
を示す断面図である。本実施例では次のような構造から
なるエピタキシャル成長層を使っている。

【００４９】本実施形態で用いたエピタキシャル基板が
先の実施形態で用いた異なるのは、ｎ⁺ 型ＩｎＧａＰ電
子供給層１０５とＩｎＧａＰコンタクト層１０６との間
にＳｉが１×１０¹⁷ｃｍ^-3程度ドープされた膜厚３０ｎ
ｍのＡｌ_0.2 Ｇａ_0.8 ＡｓＡｌＧａＡｓコンタクト層３
０１が挿入され、ＩｎＧａＰコンタクト層１０６とｎ⁺
型ＧａＡｓコンタクト層１０７との間にＳｉが１×１０
¹⁸ｃｍ^-3程度ドープされた膜厚１５ｎｍのＡｌ_0.2 Ｇａ
_0.8 Ａｓコンタクト層３０２及び、Ｓｉが１×１０¹⁸ｃ
ｍ^-3程度ドープされた膜厚１０ｎｍのＩｎＧａＰワイド
コンタクト層３０３が挿入されていることである。

【００５０】トランジスタの形成プロセスは第１実施形
態とほば同じである。ウェットエッチングで素子分離を
行った後、ソース電極１０８及びドレイン電極１０９を
形成する。

【００５１】Ｈ₃ ＰＯ₄ −Ｈ₂ Ｏ₂ −Ｈ₂ Ｏ系エッチン
グ液を使ってＧａＡｓコンタクト層１０７に第１段目の
開口部３１１を形成する。次いで、希釈したＨＣｌでＩ
ｎＧａＰワイドコンタクト層３０３をエッチングし、続
いてＨ₃ ＰＯ₄ −Ｈ₂ Ｏ₂ −Ｈ₂ Ｏ系エッチング液を用
いてＡｌＧａＡｓコンタクト層３０２をエッチングし、
第１の開口部３１１より開口巾の狭い第２の開口部３１
２を形成する。

【００５２】次に、開口巾の狭い第３の開口部３１３を
ＩｎＧａＰコンタクト層１０６に形成し、ＡｌＧａＡｓ
コンタクト層３０１を露出させる。次にＷＳｉＮからな
るゲート電極１１３をスパッタ蒸着により形成する。

【００５３】その後、ＳｉＮからなる保護膜（不図示）
をプラズマＣＶＤ法により蒸着する。次に、７００℃、
５分の熱処理を行い、ＷＳｉＮのスパッタ蒸着時に導入
されたダメージの修復と、ｎ型拡散領域１１４を形成を
行う。

【００５４】本実施形態に示したように、多段の開口部
をもつエッチング形状を形成する場合にもＳｉの拡散領
域を使うことにより、ヘテロ障壁に基づく抵抗を低減さ
せることができる。

【００５５】［第４実施形態］図４は、本発明の第４実
施形態に係わるへテロ接合電界効果トランジスタの製造
工程を示す工程断面図である。

【００５６】先ず、図４（ａ）に示すように、半絶縁性
ＧａＡｓ基板１０１上に、膜厚５００ｎｍのノンドープ
ＧａＡｓバッファ層１０２，ＡｌＧａＡｓ電子供給層１
０３，膜厚１．５ｎｍのノンドープＡｌ_0.2 Ｇａ_0.8 Ａ
ｓからなるＡｌＧａＡｓ電子供給層１０３，ＩｎＧａＰ
電子供給層１０５，５×１０¹⁶ｃｍ^-3ドープされたＩｎ
_0.49Ｇａ_0.51Ｐからなるｐ型ＩｎＧａＰコンタクト層６
０６，Ｓｉが３．５×１０¹⁸ｃｍ^-3程度ドープされた膜
厚５０ｎｍのＧａＡｓコンタクト層１０７を順次積層す
る。

【００５７】なお、ＧａＡｓコンタクト層１０７を成膜
する際に、Ｉｎ_0.49Ｇａ_0.51Ｐコンタクト層６０６との
界面から１ｎｍの位置に１×１０¹³ｃｍ^-3のＳｉプレー
ナドーピング層１０８を挿入する。

【００５８】なお、ＡｌＧａＡｓ電子供給層１０３は、
膜厚５０ｎｍのノンドープＡｌＧａＡｓと、Ｓｉを３×
１０¹⁸ｃｍ^-2程度ドープした膜厚５ｎｍのｎ型Ａｌ_0.2
Ｇａ_0.8 Ａｓ十から構成されている。

【００５９】また、ＩｎＧａＰ電子供給層は、膜厚２ｎ
ｍのノンドープＩｎ_0.49Ｇａ_0.51Ｐ及びＳｉを２×１０
¹⁸ｃｍ^-3程度ドープした膜厚１５ｎｍのＩｎ_0.49Ｇａ
_0.51Ｐから構成されている。

【００６０】次いで、図４（ｂ）に示すように、ウェッ
トエッチングで素子分離を行った後、ソース電極１０９
及びドレイン電極１１０を形成する。そして、Ｈ₃ ＰＯ
₄ −Ｈ₂ Ｏ₂ −Ｈ₂ Ｏ系エッチング液を用いてｎ⁺ 型Ｇ
ａＡｓコンタクト層１０７に開口部を形成し、ｐ^- 型Ｉ
ｎＧａＰコンタクト層６０６を露出させる。

【００６１】そして、図４（ｃ）に示すように、ＷＳｉ
Ｎからなるゲート電極１１３をスパッタ蒸着により形成
する。その後、ＳｉＮからなる保護膜（不図示）をプラ
ズマＣＶＤ法により形成した後、７００℃，５分の熱処
理を行う。

【００６２】この熱処理にはふたつの目的があり、一つ
はＷＳｉＮのスパッタ蒸着時に導入されたダメージの修
復である。もう一つは、Ｓｉプレーナドープ層１０８の
Ｓｉを拡散させ、活性化されたｎ型拡散領域６１４を形
成することである。

【００６３】Ｓｉが拡散することで、ソース及びドレイ
ン電極１０９，１１０下のｐ^- 型ＩｎＧａＰコンタクト
層６０６の伝導型がｐ型からｎ型に反転し、ｎ型ＩｎＧ
ａＰコンタクト層６１５が形成される。

【００６４】このため、ｎ⁺ 型ＧａＡｓコンタクト層１
０７とｎ型ＩｎＧａＰコンタクト層６１５のヘテロ接合
界面には同じｎ型層が連続している。また、接合界面に
は、ｎ型不純物が高濃度にドーピングされるため、Ｉｎ
ＧａＰコンタクト層６１５とＧａＡｓコンタクト層１０
７とのへテロ接合に基づく抵抗を低減することができ、
ソース抵抗及びドレイン抵抗を下げることができる。

【００６５】一方、エッチングによって露出するＩｎＧ
ａＰコンタクト層６０６にはＳｉが拡散されず、伝導型
はｐ型に保たれている。このため、ショットキー障壁を
ｎ型より高く維持でき、ゲートリーク電流が低減され、
高いゲート耐圧を確保できる。なお、Ｓｉのプレーナド
ーピング層１０８のＳｉのドープ率は高い方が好ましい
が、１×１０¹²ｃｍ^-2以上であればよい。

【００６６】なお、本発明は、上記実施形態に限定され
るものではない。例えば、本発明はヘテロ電界効果トラ
ンジスタに限定されるものではなく、、第１の半導体層
上に、第１の半導体層より電子親和力が大きい第２の半
導体層が形成された構造に対し適用することができる。

【００６７】また、ｎ型ドーパントとしてＳｉを用いた
が、Ｓｉに限る必要はなく、ｎ型ドーバントの場合には
Ｓｎ，Ｔｅ，Ｓ等を用いることが可能である。また、ｐ
型の場合にはＺｎ，Ｂｅ，Ｈｇ，Ｃを使える。ただし、
Ｃの場合には拡散が小さいのでプレーナドーピングを挿
入する位置は電子親和力の小さい化合物半導体層から１
乃至２原子層程度の位置が望ましい。

【００６８】また、第２実施形態において、イオン注入
する不純物にＢを用いたが、Ｈ，Ａｒ，Ｏなどでも加速
電圧とドーズ量を選択することにより同じ効果を得るこ
とができる。

【００６９】また、上記実施形態では電界効果トランジ
スタについて示したが、その本発明の適用は実施形態に
示したものに限定されるものではない。例えば、ＭＥＳ
ＦＥＴや、ＧａＡｓ以外のＩｎＰ，ＩｎＧａＡｓ，Ｉｎ
ＡｌＡｓ，又はＩｎＰなどを構成材料とするヘテロ接合
電界効果トランジスタヘの適用も可能である。

【００７０】また、ヘテロ接合バイポーラトランジスタ
においても、例えばｎ−ＩｎＧａＰエミッタ層とＧａＡ
ｓエミッタコンタクト層の組み合わせのようにヘテロ障
壁が存在する。ｎ−ＡＩＧａＡｓエミッタ層とＧａＡｓ
エミッタコンタクト層の組み合わせの場合は、２層の間
に混晶比を傾斜させたＡｌＧａＡｓ層を挿入して実効的
な障壁を無くして抵抗を下げている。しかしながら、Ｉ
ｎＧａＰとＧａＡｓの界面に混晶比を傾斜させた、例え
ばＩｎＧａＡｓＰ層を挿入することは、エピタキシヤル
成長時の制御性や再現性が劣り易い問題がある。このよ
うな場合にもＧａＡｓコンタクト層側から高濃度のｎ型
ドーパントを拡散させることにより、トンネル電流を増
加させ、ヘテロ障壁に基づく抵抗を低減することができ
る。その他、本発明は、その要旨を逸脱しない範囲で、
種々変形して実施することが可能である。

【００７１】

【発明の効果】以上説明したように本発明によれば、第
１の半導体層上に、高濃度不純物層を有する第２の半導
体層を形成して熱処理を行うことによって、ヘテロ接合
障壁に伴う抵抗を低減することができる。

【図面の簡単な説明】

【図１】第１実施形態に係わるヘテロ接合電界効果トラ
ンジスタの製造工程を示す工程断面図。

【図２】第２実施形態に係わるヘテロ接合電界効果トラ
ンジスタの製造工程を示す工程断面図。

【図３】第３実施形態に係わるヘテロ接合電界効果トラ
ンジスタの構成を示す断面図。

【図４】第４実施形態に係わるヘテロ接合電界効果トラ
ンジスタの製造工程を示す工程断面図。

【図５】従来のヘテロ接合電界効果トランジスタの構成
を示す断面図。

【図６】従来のヘテロ接合電界効果トランジスタの構成
を示す断面図。

【符号の説明】

１０１…半絶縁性ＧａＡｓ基板 １０２…ノンドープＧａＡｓバッファ層 １０３…ＡｌＧａＡｓ電子供給層 １０４…ｉ型Ｉｎ_0.2 Ｇａ_0.8 Ａｓチャネル層 １０５…ｎ⁺ 型ＡｌＧａＡｓ電子供給層 １０６…Ｉｎ_0.49Ｇａ_0.51Ａｓコンタクト層 １０７…ｎ⁺ 型ＧａＡｓコンタクト層 １０８…Ｓｉプレーナドーピング層 １０９…ソース電極 １１０…ドレイン電極 １１１…第１の開口部 １１２…第２の開口部 １１３…ゲート電極 １１４…ｎ型拡散層 ２０１…不純物イオン注入領域 ３０１…ＡｌＧａＡｓコンタクト層 ３０２…ＡｌＧａＡｓコンタクト層 ３０３…ＩｎＧａＰワイドコンタクト層 ３１１…第１の開口部 ３１２…第２の開口部 ３１３…第３の開口部 ６０６…ｐ^- 型ＩｎＧａＰコンタクト層 ６１４…ｎ型拡散領域 ６１５…ｎ型ＩｎＧａＰコンタクト層

Claims (3)

【特許請求の範囲】
1. 【請求項１】 チャネル層と、このチャネル層上に形成
   され該チャネル層より電子親和力が小さく、且つバンド
   ギャップが広い電子供給層とを具備してなるヘテロ接合
   電界効果トランジスタの製造方法において、 前記電子供給層上に第１のコンタクト層を形成する工程
   と、 第１のコンタクト層上に，第１のコンタクト層より電子
   親和力が大きく、内部に不純物がドープされ、且つ内部
   に該不純物の濃度が周囲に比べ高い領域を有する第２の
   コンタクト層を形成する工程と、 第２のコンタクト層上に選択的にソース電極及びドレイ
   ン電極を形成する工程と、 前記ソース電極及びドレイン電極をマスクに、第２のコ
   ンタクト層を選択的にエッチングする工程と、 熱処理を加え、少なくとも第１のコンタクト層と第２の
   コンタクト層との界面に前記不純物を拡散させる工程と
   を含むことを特徴とするヘテロ接合電界効果トランジス
   タの製造方法。
2. 【請求項２】 第１の半導体層上に、第１の半導体層よ
   り電子親和力が大きく、内部に不純物がドープされ、且
   つ内部に該不純物の濃度が周囲に比べ高い領域を有する
   第２の半導体層を形成する工程と、 熱処理を加え、少なくとも第１の半導体層と第２の半導
   体層との界面に、前記不純物を拡散させる工程とを含む
   ことを特徴とする半導体装置の製造方法。
3. 【請求項３】 第１の半導体層上に、第１の半導体層よ
   り電子親和力が大きく、内部に不純物がドープされ、且
   つ内部に該不純物の濃度が周囲に比べ高い領域を有する
   第２の半導体層を形成する工程と、 第２の半導体層の所定領域をエッチングして、第１の半
   導体層を露出させる工程と、 熱処理を加え、少なくとも第１の半導体層と第２の半導
   体層との界面に、前記不純物を拡散させる工程とを含む
   ことを特徴とする半導体装置の製造方法。