JPH031624A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタル通信に利用する。

本発明は、基幹伝送系、公衆通信網、加入者系その他デ
ィジタル伝送系のフレーム同期に利用する。

本発明は、フレームパターンがフレーム内の各ワードに
分散配置されて伝送される方式のフレーム同期に利用す
る。

〔従来の技術〕

一連のディジタル信号をフレーム構成により伝送すると
き、その一つのフレームがｍワード構成であり、さらに
一つのワードがｎビット構成であるとき、一つのフレー
ム内にｍ−１個の「０」と１個の「１」を有するフレー
ムパターンを１ビットづつ各ワードに分散配置して伝送
し、上記１個の「１」が到来するタイミングをフレーム
同期タイミングとして識別してフレーム同期をとる方式
％式％ 第６図はこのための従来例回路のブロック構成図である
。この回路は、一つのフレーム内のワード数をｍワード
とするとき、一つのフレーム内にｍ−１個の「０」と１
個の「１」を有するフレームパターンが１ビットづつ分
散配置された直列データを入力し、フレーム同期をとる
回路である。

第６図に示す回路は、端子１１に入力する直列データを
並列データに変換するシフトレジスタ１３と、端子１２
に入力するその直列データのクロックにより駆動されワ
ードパルスを発生するリングカウンタ１５と、このワー
ドパルスにより前記シフトレジスタ１３の内容をラッチ
するラッチ回路１４と、ワード毎にフレームパターンを
発生するフレームカウンタ２３と、前記ラッチ回路１４
の各ビットの内のフレームパターンが到来すべきビット
と前記フレームカウンタの出力との不一致を検出するフ
レーム一致検出回路２１とを備え、このフレーム一致検
出回路２１が不一致出力を送出したときに再同期動作を
実行するように構成されている。

この再同期動作は、このフレーム一致検出回路２１に出
力が送出されると、ゲート回路１８からワードパルスの
タイミングで遅延回路１７に信号が送られる。遅延回路
１７では２クロック以上のタイミングだけ信号を遅延さ
せて、ゲート回路１６に送り、リングカウンタＩ５の計
数動作を１クロック分だけ欠落させてワードパルスの発
生タイミングを遅らせるようにして行われる。このワー
ドパルスはフレームカウンタ２３に計数入力として与え
られ、その出力からフレーム一致検出回路２１に対して
あらかじめ設定したフレームパターンが分散配置された
タイミングで送出される。

したがって、リングカウンタ１５から発生されるワード
パルスが正しいタイミングで発生してワード同期が成立
し、フレームカウンタ２３が正しいタイミングでフレー
ムパターンを発生しているときには、安定な同期状態で
あり前記フレーム一致検出回路２１の出力には信号がな
い。

実用的な回路では第６図に符号Ｘで示す位置に保護回路
を挿入して、フレーム一致検出回路２１が再同期を指示
してもそれが所定回数連続して現れないかぎり再同期を
実行しないように構成されている。ここでは説明が複雑
になることを避けるために符号Ｘの位置の保護回路は省
略して説明する。

〔発明が解決しよ・うとする課題〕

この回路は分散配置されたフレームパターンを検出して
フレーム同期をとる優れた回路であるが、非同期状態か
ら同期を確立するためには、はじめにリングカウンタ１
５によるワード同期が復帰し、フレームカウンタ２３に
よるフレーム同期動作が実行されるが、フレームカウン
タ２３から送出されるフレームパターンとフレームパタ
ーンが到来スべきビットとの不一致が検出されると、そ
の都度リングカウンタ１５の再同期動作が実行される。

このためフレームパターンの不一致毎に、ワード同期が
復帰していても、リングカウンタ１５によるワード同期
動作およびフレーム同期動作を実行することになり、再
同期動作に時間を要する欠点がある。

本発明はこれを改良するもので、再同期動作に要する時
間を短縮することを目的とする。

〔課題を解決するための手段〕

本発明の回路は、フレーム一致検出回路（２１）とは別
に、フレームパターンが到来すべきビットに反対論理値
（上述の従来例に合わせると論理「１」）が到来したこ
とを検出するワード非同期検出回路を設け、このワード
非同期検出回路の検出出力により前記リングカウンタの
計数動作を一時禁止してフレーム同期とは独立してワー
ド同期をとる手段を備えたことを特徴とする。

〔作用〕

回路が非同期状態から再同期動作を実行するときには、
リングカウンタ（１５）によるワード同期は、フレーム
パターンが到来すべきビットに論理「ｌ」が到来するタ
イミングで、フレームカウンタ（２３）によるフレーム
同期とは独立して実行される。フレームカウンタ（２３
）によるフレーム同期は、フレーム一致検出回路（２１
）の検出出力に不一致が現れたときに、フレーム同期の
再同期は遅延回路（２２）およびゲート回路（２０）に
よりフレームカウンタ（２３）の位相を独立に変更して
実行される。すなわち、本発明の回路では、フレーム同
期回路にフレームパターンの不一致が検出されても、そ
の都度ワード同期に影響を与えることなく、フレームカ
ウンタ（２３）の位相を変更することができる。

これは、ワード同期が正しい状態にあってフレーム同期
が正しくないとき、すなわち、フレーム同期回路はフレ
ームパターンが到来すべきビットを正しく見ているが、
そのビットに到来するフレームパターンとフレームカウ
ンタ（２３）が発生するフレームパターンが不一致であ
り、フレームカウンタの位相を変更することにより同期
状態に入れるときにきわめて有効である。

このように、全体として同期確立までの時間を短縮する
ことができる。

〔実施例〕

第１図は本発明第一実施例回路のブロック構成図である
。

この実施例７回路は、一つのフレーム内にｍ−１個の一
論理値（この例では「０」とする）と１個の反対論理値
（この例では「ｌ」とする）とを有するフレームパター
ンが１ビットづつ分散配置された直列データを入力して
フレーム同期をとるための回路である。入力データの一
例を表１に示す。

入力直列データは端子１１に到来する。この実施例回路
はその直列データを並列データに変換するシフトレジス
タ１３と、この直列データのクロックにより駆動されワ
ードパルスを発生するリングカウンタ１５と、このワー
ドパルスにより前記シフトレジスタ１３の内容をラッチ
するラッチ回路１４と、ワード毎に分散されたフレーム
パターンの各ビットを発生するフレームカウンタ２３と
、ラッチ回路１４のフレームパターンが到来すべきビッ
トと前記フレームカウンタの出力との一致または不一致
を検出するフレーム一致検出回路２１とを備える。

ここで本発明の回路の特徴は、フレームカウンタ２３に
よるフレーム同期と、リングカウンタ１５によるワード
同期とが、それぞれ独立に再同期動作を実行することが
できるように構成されたところにある。

すなわち、フレーム一致検出回路２１が不一致を検出し
たときに、フレームカウンタ２３の計数動作を一時禁止
してフレーム同期の再同期を実行するだめの手段として
、遅延回路２２およびゲート回路２０を備える。また、
このフレーム一致検出回路２１とは別に、フレームパタ
ーンが到来すべきビット（Ｃ）に論理値「１」が到来し
たことを検出する一ワード非同期検出回路１８を設け、
このワード非同期検出回路１８の検出出力により前記リ
ングカウンタ１５の計数動作を一時禁止してフレーム同
期とは別にワード同期をとる手段として、遅延回路１７
およびゲート回路１６を備える。

また、この実施例回路ではフレームパターンが到来すべ
きビット（Ｃ）に連続する複数ワードにわたり「１」が
検出されたときにかぎり（前方保護）、ワード非同期検
出回路１８を有効にする保護回路１９を備える。

実用的な回路では、フレーム同期を安定に維持するため
に符号Ｘの位置に保護回路を挿入することがよいが、こ
こでは説明が複雑になるのでこれを省略する。

第２図はこの第一実施例回路の動作タイムチャートであ
る。この入力データの一例を表に示す。

第２図の符号ａ　−ｋは第１図に示す対応する符号の点
の波形を示す。説明を簡単化するための一例として、１
ワードが３ビット（ｎ＝３）で、１フレームが５ワード
（ｍ＝５）として、入力直列データの例を表１に示す。

このときフレームパターンは、 Ｆ、Ｆ、Ｆ２　Ｆ、Ｆ４は順に１００００となる。また
保護回路１９の保護段数ｌ（後方保護段数）はここでは
説明を簡単にするためにとりあえず２とする。

（以下本頁余白） 表　入力データの一例 Ｆ・・・フレームパルス Ｄ・・・データ フレームカウンタ２３の出力りにはフレームパターンＦ
。−Ｆ４が順に繰り返し現れる。同期が確立されていな
い状態では、保護回路１９の出力ｄが「１」である。こ
のとき再同期動作が実行されて、アンド回路１８からハ
ンチングパルスｅが送出される。これによりリングカウ
ンタ１５の駆動パルスｇが間引かれて、リングカウンタ
１５の位相がずれて行く。ラッチ回路１４の第１段Ｃに
フレームパルスＦ、が現れるとアンド回路１８は禁止状
態となり、ハンチングパルスｅはなくなり、ワード同期
が復帰状態になる。ワード同期が復帰すると、ラッチ回
路１４の第１段にはフレームパルスが循環して現れる。

この同期復帰状態が複数１回繰り返されると、保護回路
１９はリセットされて出力ｄは「０」となる。これによ
りワード同期が確立された状態になる。

フレームカウンタ２３はワードパルスｂによす駆動され
てフレームパルスに相応するＦ。−Ｆ、を繰り返し送出
する。しかし、フレームカウンタ２３の出力がＦ。のと
きにラッチ回路１４の第１段ＣがＦｏ以外になるとアン
ド回路２１で不一致となり、次のワードからフレームカ
ウンタ２３の駆動パルスｋが禁止されるか−ら、フレー
ムカウンタ２３の出力りはＦ。で固定される。これは次
にラッチ回路１４の第１段ＣがＦ。になるまで継続し、
この信号ＣがＦｏになった次のワードでフレームカウン
タ２３が駆動状態に入る。この状態でフレーム同期が復
帰する。

フレーム同期が確立された状態になると、保護回路１９
はひきつづきリセット状態でありその出力ｄは「０」を
継続する。したがってアンド回路１８は禁止状態が継続
されて再同期動作は禁止される。

この回路では、フレーム同期回路が再同期を実行すると
きに、その都度ワード同期回路に再同期を実行させる必
要がない。すなわち、リングカウンタ１５によるワード
同期について同期復帰状態であり、ラッチ回路１４の出
力Ｃにはフレームパターンが正しく現れているが、この
出力Ｃのフレームパターンとフレームカウンタ２３が送
出するフレームパターンが一致しない状態であるときに
は、ゲート回路２１の出力にしたがって、遅延回路２２
およびゲート回路２０の動作により、ワード同期とは独
立にフレームカウンタ２３の位相を変更することができ
る。このときワード同期は再同期動作を実行しない。し
たがって、全体の再同期動作に要する時間は第６図に示
す従来例回路に比べて短縮される。

つぎにこの短縮の程度について検討すると、１フレーム
がｍワード構成であり、■ワードがｎビット構成である
とき、非同期状態でパターンの一致検出確率を１／２と
すると、この第１図に示す第一実施例回路が非同期状態
から同期復帰までに要する時間の最大所要時間Ｔ、は、
非同期状態からワード同期復帰までの最悪平均ワード同
期復帰時間Ｔｗとワード同期復帰からフレーム同期復帰
までの最悪時間Ｔｆの和となる（「最悪」とは偶然に最
も時間のかかるタイミングに当たった場合をいう）。上
記ワード同期復帰時間Ｔｗについては、ワード同期カウ
ンタは１ビットの遅延シフトに相当するから、 Ｔ、＝　（ｎ＋１＋ｎ）　　（ｎ−１）／ｎ　　　　　
　（１）ワード である。この計算式については、 小塚「スタッフ同期方式の伝送特性」研究実用化報告第
１８巻第６号日本電信電話公社発行、１９６９年６月 その他に詳しい記載があるのでここでは説明を省略する
。また、上記フレーム同期復帰に要する最悪時間Ｔｆに
ついては、ワード同期復帰時点がちょうどフレームカウ
ンタ２３のカウンタ値Ｆ１に当たった場合であり、フレ
ームカウンタ２３の値が次にＦ。になるまでに約１フレ
ームの時間、その後に入力のフレームパターンにＦ。が
現れるまでにさらに約１フレームの時間を要することに
なるから、全体で約２フレームの時間である。したがっ
て、実用的な値としてｍ＝７２、ｎ＝９の場合には、Ｔ
　Ｉ＝　Ｔ　ｗ　＋　Ｔ　ｆ ＝１７ワード＋２フレーム −２，２フレーム となる。比較例として第６図に示す従来例では、フレー
ムパターンが不一致になる都度ワード同期の再同期を実
行するから、全体の同期が復帰するまでの最悪時間Ｔｏ
は、同じく上記文献によればＴｏ　＝　＜ｎ＋　１＋ｎ
）（ｍｎ−１）／ｍｎフレーム である。これに上記ｍ＝７２、ｎ＝９の場合を代入する
と、 Ｔｏ”１９　　フレーム となる。すなわち最悪時間で比べるとこの実施例の効果
は、非同期状態から同期状態にいたるまでの時間は、わ
ずか１１．６％に短縮されることになる。

ところで、第１図に示す回路ではこのように再同期が実
行されて同期が復帰するまでの時間を短くすることはで
きるが、同期が復帰した後、保護回路１９が未だリセッ
トされないうちに、すなわちワード同期が確立される前
に、たまたまフレームパターンが到来すべきビットＣに
フレームパターンの「１」が現れると、ワード同期は再
同期動作を実行してしまう。これを回避するには、Ｉフ
レームのワード数ｍ、１ワードのビット数ｎ１保護回路
１９の後方保護段数βとの間に、 ｍｎ＞　（ｎ＋１＋ｎ）　　（ｎ−１）　＋ｉｎ　　　
　（３）なる条件が必要である。

この（３）式の左辺は１フレ一ム時間であり、右辺・の
第１項は（１）式で与えられるビット数で表示したワー
ド同期復帰時間、第２項はワード同期復帰後に後方保護
動作により保護回路１９がリセットされるまでの時間で
ある。

一方保護回路の後方保護段数ｌは、誤同期確立を避ける
ために、同期状態を何回検出したら確立状態とすべきか
により決定すべきものであり、この値については、 大竹性、ｒＰＣＭ−４００Ｍ多重変換装置の実用化」日
本電信電話公社発行研究実用化報告第２５巻第１号１９
７６ に検討の結果を利用すると、一致検出確立をｑ、誤同期
危険率をρｈ、１ワードのビット数をｎとするとき、 ｏｇｑ が適当であるとされている。実用的な数値として、誤同
期危険率をρｈを１％、一致検出確立をｑを０．５とし
、−例としてｎ＝１７とすると、上記（４）式が求まる
。かりにｆ＝１１とすると、（３）式を満たすｍの値は
４４以上となり、４４に満たないワード数のフレームを
用いる場合にはフレーム同期復帰ができないことがわか
る。つまり、保護回路１９の後方保護段数ｌに関連して
、フレーム内のワード数ｍおよびフード内のビット数ｎ
との間に制約条件があることになる。

これを改良した回路が第３図に示す本発明第二実施例回
路である。この例は、フレームパターンが到来すべきピ
ッ）Ｃに論理値「１」が２回つづけて到来したことを検
出する不一致検出回路を設けた。すなわち、論理積回路
３２の一方にはフレームパターンが到来すべきビットＣ
の現在値を与え、この論理積回路３２の他方には一つ前
のワード同期判定時点のフレームパターンが到来すべき
ビットの値をフリップフロップ３１で保持してこれを与
える。この論理積回路３２の出力はゲート回路１８に与
えてリングカウンタ１５の計数動作を一時禁止してフレ
ーム同期とは別にワード同期をとる手段を備える。さら
に、このワード同期をとる手段は、フレームパターンが
到来すべきビットＣに論理値「１」が２回つづけて到来
してもその２回のうちの１回目の「１」の検出時点の直
後のビットが「０」であり、かつその２回のうちの２回
目が前記リングカウンタの計数動作を一時禁止した次の
同期判定タイミングであるときには、再同期動作の実行
を禁止するように構成したことを特徴とする。すなわち
、ラッチ回路１４のサイズを１ビット大きくして前のワ
ード同期検出時点の直後のピッ）ｄを検出できるように
し、ゲート回路３４、フリップフロップ３３およびゲー
ト回路３５によりこれを実現した。

第４図にこの第二実施例回路の動作タイムチャートを示
す。また第５図にこの第二実施例回路の入力データの一
例とワード同期判定位置および論埋積回路３２が論理積
を検出するビットを図示する。

この回路では、フレームパターンが到来すべきビットＣ
にワード同期を判定位置で２回連続して論理「１」が現
れると、再同期動作を起動させるが、この２回のうちの
１回目の判定位置の１ビット後にフレームパターンがあ
るときには、再同期動作を実行する必要がないから、こ
の場合に再同期動作の実行を禁止する。したがって、保
護回路１９が保護動作を開始する前にフレームパターン
の「１」が検出されても、直ちに再同期動作を開始する
ことはなくなり、保護回路１９の後方保護段数ｌに関連
してフレーム内のワード数およびワード内のビット数と
の間に特定の条件で同期動作が実行できなくなるような
矛盾はなくなる。

上記例で説明したフレームパターンはその論理値「１」
および「０」を反転しても同様に本発明を実施すること
ができる。

〔発明の効果〕

以上説明したように、本発明によれば、フレーム同期回
路について、再同期動作を実行する都度ワード同期回路
が再同期動作を実行するようなことがないから、非同期
状態から同期゛復帰までの時間がいちじるしく短縮され
る効果がある。

さらに、請求項２記載の発明では、上記効果の他に、保
護回路の後方保護段数に関連してフレーム内のワード数
とワード内のビット数との間に特定の制約条件を設ける
必要がなくなり、自由度の大きい設計が可能になる効果
がある。

【図面の簡単な説明】

第１図は本発明第一実施例回路のブロック構成図。 第２図はその第一実施例回路の動作タイムチャート。 第３図は本発明第二実施例回路のブロック構成図。 第４図はその第二実施例回路の動作タイムチャート。 第５図はその第二実施例回路の入力データの一例を示す
図。 第６図は従来例回路回路のブロック構成図。 １　　’、＋＋１．−

Claims (1)

1. 【特許請求の範囲】 １、一つのフレーム内にｍ−１個の一論理値と１個の反
   対論理値とを有するフレームパターンが１ビットずつワ
   ード毎に分散配置された直列データを入力しこの直列デ
   ータを並列データに変換するシフトレジスタ（１３）と
   、 前記直列データのクロックにより駆動されワードパルス
   を発生するリングカウンタ（１５）と、このワードパル
   スにより前記シフトレジスタの内容をラッチするラッチ
   回路（１４）と、 ワード毎にフレームパターンを発生するフレームカウン
   タ（２３）と、 前記ラッチ回路（１４）のフレームパターンが到来すべ
   きビットと前記フレームカウンタの出力との不一致を検
   出するフレーム一致検出回路（２１）と、この検出回路
   が不一致を検出したときに前記フレームカウンタの計数
   動作を一時禁止してフレーム同期をとる手段と を備えたフレーム同期回路において、 前記フレーム一致検出回路（２１）とは別に、前記フレ
   ームパターンが到来すべきビットに前記反対論理値が到
   来したことを検出するワード非同期検出回路（１８）を
   設け、 このワード非同期検出回路の検出出力により前記リング
   カウンタの計数動作を一時禁止してフレーム同期とは別
   にワード同期をとる手段と、ワード同期状態にあるとき
   には、前記フレームパターンが到来すべきビットに前記
   ワードパルスのタイミングで前記反対論理値が複数回連
   続して到来しないかぎり前記ワード同期をとる手段の動
   作を禁止する保護回路（１９）と を備えたことを特徴とするフレーム同期回路。 ２、一つのフレーム内にｍ−１個の一論理値と１個の反
   対論理値とを有するフレームパターンが１ビットずつワ
   ード毎に分散配置された直列データを入力しこの直列デ
   ータを並列データに変換するシフトレジスタ（１３）と
   、 前記直列データのクロックにより駆動されワードパルス
   を発生するリングカウンタ（１５）と、このワードパル
   スにより前記シフトレジスタの内容をラッチするラッチ
   回路（１４）と、 ワード毎にフレームパターンを発生するフレームカウン
   タ（２３）と、 前記ラッチ回路（１４）のフレームパターンが到来すべ
   きビットと前記フレームカウンタの出力との不一致を検
   出するフレーム一致検出回路（２１）と、この検出回路
   が不一致を検出したときに前記フレームカウンタの計数
   動作を一時禁止してフレーム同期をとる手段と を備えたフレーム同期回路において、 前記フレーム一致検出回路（２１）とは別に、前記フレ
   ームパターンが到来すべきビットに前記反対論理値が２
   回つづけて到来したことを検出する不一致検出回路（１
   ８、３１、３２）を設け、この不一致検出回路の検出出
   力により前記リングカウンタの計数動作を一時禁止して
   フレーム同期とは別にワード同期をとる手段を備え、 前記フレームパターンが到来すべきビットに前記反対論
   理値が２回つづけて到来してもその２回のうちの１回目
   の前記反対論理値の検出時点の直後のビットが前記一論
   理値であり、かつ、その２回のうちの２回目が前記リン
   グカウンタの計数動作を一時禁止した次の同期判定タイ
   ミングであるときには、前記ワード同期をとる手段の動
   作を禁止する手段（３３、３４、３５）と を備え、 さらに、ワード同期状態にあるときには、前記フレーム
   パターンが到来すべきビットに前記ワードパルスのタイ
   ミングで前記反対論理値が複数回連続して到来しないか
   ぎり前記ワード同期をとる手段の動作を禁止する保護回
   路（１９）を備えたことを特徴とするフレーム同期回路
   。