JPH0329436A

JPH0329436A - フレーム同期回路

Info

Publication number: JPH0329436A
Application number: JP1162978A
Authority: JP
Inventors: Hideo Tatsuno; 秀雄龍野; Nobuyuki Tokura; 戸倉　信之
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1989-06-26
Filing date: 1989-06-26
Publication date: 1991-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はディジタル通信に利用する。

本発明は、基幹伝送系、公衆通信網、加入者系その他デ
ィジタル伝送系のフレーム同期に利用する。

本発明は、０連続を避けるための伝送路符号であるｍＢ
　Ｉ　Ｃ符号のバイオレーションによりフレーム同期を
とる方式に利用する。

〔従来の技術〕

一連のディジタル信号をフレーム構成により伝送すると
き、その一つのフレームがｍワード構戊であり、さらに
一つのワードがｎ−１ビットのデータと１ビットのＣ符
号（補符号）または補符号の反対符号からなるｎビット
構成であるとき、つのフレーム内のｍ−１個のワードの
各ワード内の特定位置の１ビットはそのビットの一つ前
のビットまたは一つ後のビットの補符号（Ｃビット）で
構戊し、残りの１ワード内の特定位置のビットはそのビ
ットの一つ前のビットまたは一つ後のビットと同一符号
（Ｃビットのバイオレーション符号τと呼ぶ）で構成し
たデータ列を伝送し、前記Ｃビットのバイオレーション
符号が到来するタイミングをフレーム同期タイミングと
して識別してフレーム同期をとる方式が知られている。

第８図はこのための従来例回路のブロック構成図である
。この回路は、一つのフレーム内のワード数をｍワード
とするとき、一つのフレーム内にｍ−１個のＣビットと
１個のＣビットのバイオレーション符号でか１ビットず
つ分散配置された直列データを入力し、フレーム同期を
とる回路である。

第８図に示す回路は、端子１１に入力する直列データを
並列データに変換するシフトレジスタ１３と、端子１２
に入力するその直列データのクロックにより駆動されワ
ードパルスを発生するリングカウンタ１５と、このワー
ドパルスにより前記シフトレジスタ１３の内容をラッチ
するラッチ回路１４と、ランチ回路１４の各ビットの内
ＣビットまたはＣビソトのバイオレーション符号τビッ
トが到来すべきビットと、そのビットより一つ前のビッ
トとの排他的論理和の反対論理をとる排他的否定論理和
回路（ＥＸ−ＮＯＲ回路）１９　と、ワードごとにフレ
ームパターンを発生するフレームカウンタ２３と、排他
的否定論理和回路１９の出力とフレームカウンタ２３と
の出力との不一致を検出するフレーム一致検出回路２１
を備え、このフレーム一致検出回路２１が不一致出力を
送出したとき再同期動作を実行するように構戊されてい
る。

この回路では、Ｃビットはその直前のビットの補符号（
反対符号）であり、Ｃビットのバイオレーション符号τ
ビットはその直前のビットと同一符号であるものとして
いる。このため、同期状態にあるときは、排他的否定論
理和回路１９の出力にはフレームパターンが現れる。

前記再同期動作は、このフレーム一致検出回路２１に出
力が送出されると、ゲート回路１８からワードパルスの
タイミングで遅延回路ｌ７に信号が送られる。遅延回路
ｌ７では２クロック以上ｌワード以下のタイミングだけ
信号を遅延させて、ゲート回路Ｉ６に送り、リングカウ
ンタ１５の計数動作を１クロック分だけ欠落させて、ワ
ードパルスの発生タイミングを遅らせるようにして行わ
れる。このワードパルスはフレームカウンタ２３に計数
入力として与えられ、その出力からフレーム一致検出回
路２１に対してあらかじめ設定したフレームパターンが
分散配置されたタイミングで送出される。

したがって、リングカウンタ１５から発生されるワード
パルスが正しいタイミングで発生してワード同期が威立
し、フレームカウンタ２３が正しいタイミングでフレー
ムパターンを発生しているときには、安定な同期状態で
ありフレーム一致検出回路２１の出力には信号がない。

実用的な回路では第８図の右下に符号Ｘで示す位置にフ
レーム同期保護回路を挿入して、フレーム一致検出回路
２１が再同期を指示してもそれが所定回数連続して現れ
ないかぎり再同期を実行しないように構戊されている。

ここでは説明が複雑になることを避けるために符号Ｘの
位置のフレーム同期保護回路は省略して説明する。

〔発明が解決しようとする課題〕

この回路は分敗配置されたフレームパターンを検出して
フレーム同期をとる優れた回路であるが、非同期状態か
ら同期を確立するためには、はじめにリングカウンタ１
５によるワード同期が復帰し、フレームカウンタ２３に
よるフレーム同期動作が実行されるが、フレームカウン
タ２３から送出されるフレームパターンと排他的否定論
理和回路１９の出力との不一致が検出されると、その都
度リングカウンタ１５の再同期動作が実行される。この
ためフレームパターンの不一致ごとに、ワード同期が復
帰しても、リングカウンタ１５によるワード同期動作お
よびフレーム同期動作を実行することになり、再同期動
作に時間を要する欠点がある。

本発明はこれを改良するもので、再同期動作に要する時
間を短縮することを目的とする。

〔課題を解決するための手段〕

本発明の回路は、フレーム一致検出回路（２１）とは別
に、排他的否定論理回路（１９）の出力が反対論理値（
前述の従来例に合わせると論理「１」）であることを検
出するワード非同期検出回路（１８）を設け、このワー
ド非同期検出回路の検出出力により前記リングカウンタ
の計数動作を一時禁止してフレーム同期とは独立してワ
ード同期をとる手段を備えたことを特徴とする。

〔作用〕

回路が非同期状態から再同期動作を実行するときには、
リングカウンタ（１５）によるワード同期は、排他的否
定論理和回路（１９）の出力に論理「１」が現れるタイ
ミングで、フレームカウンタ（２３）によるフレーム同
期とは独立して実行される。フレームカウンタ（２３）
によるフレーム同期は、フレーム一致検出回路（２１）
の検出出力に不一致が現れたときに、フレーム同期の再
同期はフレームカウンタ（２３〉の位相を独立に変更し
て実行される。すなわち、本発明の回路では、フレーム
同期回路にフレームパターンの不一致が検出されても、
その都度ワード同期に影響を与えることなく、フレーム
カウンタ（２３）の位相を変更することができる。

これは、ワード同期が正しい状態にあってフレーム同期
が正しくないとき、すなわち、フレーム同期回路はフレ
ームパターンが現れるべきビットを正しく見ているが、
そのピットに現れるフレームパターンとフレームカウン
タ（２３）が発生するフレームパターンが不−ｔであり
、フレ゜−ムカウンタの位相を変更することにより同期
状態に入れるときにきわめて有効である。

このように、全体として同期確立までの時間を短縮する
ことができる。

〔実施例〕

第１図は本発明第一実施例回路のブロック構成図である
。

この実施例回路は、一つのフレーム内のワード数をｍワ
ードとするとき、一つのフレーム内にｍ−１個のＣビッ
トと１個のＣビットのバイオレーション符号てのビット
が１ビットずつ分散配置された直列データを入力してフ
レーム同期をとるための回路である。ここではＣビット
はそのビソトの直前のビットの補符号、τビットはその
ビットの直前のビットと同一符号とする。入力データの
一例を表１に示す。

入力直列データは端子１１に到来する。この実施例回路
はその直列データを並列データに変換するシフトレジス
タ１３と、この直列データのクロックにより駆動されワ
ードパルスを発生するリングカウンタ１５と、このワー
ドパルスによりシフトレジスタ１３の内容をラッチする
ラッチ回路１４と、ラッチ回路１４の各ビットの内、前
記Ｃビットまたはτビットが到来すべきビットとそのビ
ットの直前のビットとの排他的論理和の反対論理をとる
排他的否定論理和回路１９とこの排他的否定論理和回路
１９の出力に現れるべきフレームパターンの各ビットと
同一系列のビットを発生するフレームカウンタ２３と、
排他的否定論理和回路１９の出力とフレームカウンタ２
３の出力との一致または不一致を検出するフレーム一致
検出回路２１とを備える。

ここで本発明の回路の特徴は、フレームカウンタ２３に
よるフレーム同期と、リングカウンタ１５によるワード
同期とが、それぞれ独立に再同期動作を実行することが
できるように構戊されたところにある。

すなわち、フレーム一致検出回路２１が不一致を検出し
たときに、フレームカウンタ２３の計数動作を一時禁止
してフレーム同期の再同期を実行するための手段として
、遅延回路２２およびゲート回路２０を備える。また、
このフレーム一致検出回路２１とは別に、排他的否定論
理和回路ｌ９の出力に論理値「１」が現れたことを検出
するワード非同期検出回路としてのゲート回路ｌ８を設
け、このゲート回路１８の検出出力によりリングカウン
タｌ５の計数動作を一時禁止してフレーム同期とは別に
ワード同期をとる手段として、遅延回路ｌ７およびゲー
ト回路１６を備える。

また、この実施例回路では、ワード同期確立状態にあっ
ては、排他的否定論理和回路ｌ９の出力に連続する複数
ワードにわたり論理値「１」が検出されたときく前方保
護〉にかぎり、ゲート回路ｌ８を有効にし、ワード同期
確立状態にないときには、排他的否定論理和回路１９の
出力に連続する複数ワードにわたり論理値「０」が検出
されたとき（後方保護）にかぎり、ゲート回路１８を無
効にする保護回路２４を備える。

実用的な回路では、フレーム同期を安定に維持するため
に第１図の右下の符号Ｘの位置にフレーム同期保護回路
を挿入することがよいが、ここでは説明が複雑になるの
でこれを省略する。なおこれは後述の第３図、第４図お
よび第７図においても同様である。

第２図はこの第一実施例回路の動作タイムチャートであ
る。第２図の符号ａｓ　ｂｓ　ｄｌ　Ｓｄ２、ｅ−ｋ，
ｐおよびｑは第１図に示す対応する符号の点の波形を示
す。説明を簡単化するための一例として、１ワードが３
ビット　（ｎ＝３）で、■フレームが５ワード（ｍ＝５
）として、入力直列データの例を表１に示す。また表ｌ
には、排他的否定論理和回路１９により生成されるフレ
ームパターンも合わせて示す。

Ｆｏ　ＦＩ　　Ｆ２　Ｆ３　Ｆ４　は順に１００００と
なる。また、保護回路２４の後方保護段数は、ここでは
説明を簡単にするためにとりあえず２とする。

表１Ｄ・・・データ、Ｃ，〜Ｃ，・・・Ｃビット、ｃｏ・・
・Ｃビットのバイオレーション符号τビット、Ｆ・・・
フレームパルスフレームカウンタ２３の出力ｊにはフレ
ームパターンＦ０〜Ｆ４が順に繰り返し現れる。同期が
確立されていない状態では、保護回路２４の出力ｆが「
１」である。このとき再同期動作が実行されて、ゲート
回路１Ｂからハンチングパルスｇが送出される。これに
よりリングカウンタ１５の駆動パルス１が間引かれて、
リングカウンタ１５の位相がずれて行く。排他的否定論
理和回路１９の出力ｅに生或されたフレームパルスＦ，
が現れるとゲート回路１８は禁止状態となり、ハンチン
グパルスｇはなくなり、ワード同期が復帰状態になる。

ワード同期が復帰すると、排他的否定論理和回路１９の
出力ｅには生或されたフレームパルスが循環して現れる
。

この同期復帰状態が後方保護段数分くここでは２回）繰
り返されると、保護回路２４はリセットされて出力ｆは
「０」となる。これによりワード同期が確立された状態
になる。

フレームカウンタ２３は出力ｊにワードパルスｂにより
駆動されてフレームパルスに相応するＦ０〜Ｆ，を繰り
返し送出する。しかし、フレームヵウンタ２３の出力Ｊ
がＦ。となったとき、排他的否定論理和回路ｌ９の出力
ｅがＦ０以外である場合には、フレーム一致検出回路２
１で不一致となり、次のワードからフレームカウンタ２
３の駆動パルスｑが禁止されるから、フレームカウンタ
２３の出力ｊはＦ。で固定される。これは次に排他的否
定論理和回路１９の出力ｅにＦ。が生或されるまで枇続
し、この信号がＦ０になった次のワードでフレームカウ
ンタ２３が駆動状態に入る。この状態でフレーム同期が
復帰する。

フレーム同期が確立された状態になると、保護回路２４
はひきつづきリセット状態でありその出力ｆは「０」を
継続する。したがってゲート回路１８は禁止状態が継続
されて再同期動作は禁止される。

この実施例回路では、フレーム同期回路が再同期を実行
するときに、その都度ワード同期回路に再同期を実行さ
せる必要がない。すなわち、リングカウンタ１５による
ワード同期について同期復帰状態であり、排他的否定論
理和回路１９の出力ｅにはフレームパターンが正しく現
れているが、この出力ｅのフレームパターンとフレーム
カウンタ２３が送出する出力Ｊのフレームパターンとが
一致しない状態であるときには、フレーム一致検出回路
２１の出力ｋにしたがって、遅延回路２２およびゲート
回路２０の動作により、ワード同期とは独立にフレーム
カウンタ２３の位相を変更することができる。

このときワード同期は再同期動作を実行しない。

したがって、全体の再同期動作に要する時間は第８図に
示す従来例回路に比べて短縮される。

次にこの短縮の程度について検討する。■フレームがｍ
ワード構戒であり、１ワードがｎビット構成であるとき
、非同期状態でパターンの不一致検出確率を２とすると
、この第１図に示す第一実施例回路が非同期状態から同
期復帰するまでに要する最大所要時間Ｔ１は、非同期状
態からワード同期復帰までの最悪平均ワード同期復帰時
間Ｔｗとワード同期復帰からフレーム同期復帰までの最
悪時間Ｔｆとの和となる（「最悪」とは偶然に最も時間
のかかるタイミングに当たった場合をいう。）前記ワー
ド同期復帰時間ＴＷについては、ワード同期カウンタは
１ビットの遅延シフトに相当するから、Ｔ＋＝（ｎ＋　１　＋ｎ）（ｎ　−　１）／ｎ　　　　
（１）ワードである。この計算式については、小塚「スタッフ同期方式の伝送特性」研究実用化報告第
１８巻第６号日本電信電話公社発行、■９６９年６月その他に詳しい記載があるのでここでは説明を省略する
。また、前記フレーム同期復帰に要する最悪時間Ｔｆに
ついては、ワード同期復帰時点がちょうどフレームカウ
ンタ２３のカウンタ値Ｆ１　に当たった場合であり、フ
レームカウンタ２３の値が次にＦ０になるまでに約１フ
レームの時間、その後に入力のフレームパターンにＦ。

が現れるまでにさらに約１フレームの時間を要すること
になるから、全体で約２フレームの時間である。したが
って、実用的な値としてｍ−７２、ｎ＝９の場合には、
Ｔ＋　＝　Ｔｗ＋　Ｔ　ｒ＝１７ワード＋２フレームｚ２．２フレームとなる。比較例として第８図に示す従来例では、フレー
ムパターンが不一致になる都度ワード同期の再同期を実
行するから、全体の同期が復帰するまでの最悪時間Ｔ。

は、同じく前記文献によればＴｏ＝（ｎ＋　１　＋ｎ）
（ｍｎ　＝１）／ｍｎ　　（２）フレームである。これに前記ｍ＝７２、ｎ＝９の場合を代入する
と、Ｔ．＝１９　　フレームとなる。すなわち最悪時間で比べるとこの実施例の効果
は、非同期状態から同期状態にいたるまでの時間は、わ
ずか１１．６％に短縮されることになる。

第３図は本発明の第二実施例回路のブロック構成図であ
る。

この実施例回路は、第ｌ図の第一実施例と同様ワード同
期回路がフレーム同期回路とは独立に動作するため、第
一実施例同様従来例と比較して同期復帰時間が短縮され
る。この実施例回路の特徴は、シフトレジスタ１３とラ
ッチ回路１４の段数を１ワード（ｎ段）より２段分多く
して、ＣビットまたはＣビットのバイオレーション符号
のτビットが到来すべきビットとその一つ前のビットと
の排他的論理和の反対論理をとる第一の排他的否定論理
和回路１９とは別に、前記Ｃビットまたはτビットが到
来すべきピットよりｌワード前のＣビットまたはτビッ
トが到来すべきビットとそのビットの一つ前のビットと
の排他的論理和の反対論理をとる第二の排他的否定論理
和回路２５を設け、さらに、排他的否定論理和回路ｌ９
と２５との出力の論理和をとる論理和回路２６を設けた
ことにる。

これはいわゆる多点監視方式に相当し、非同期状態にあ
り、したがって保護回路２４の出力が「１」である場合
には、排他的否定論理和回路１９および２５の少なくと
も一方の出力が「ｌ」であると、ゲート回路１８の出力
にはハンチングパルスが現れるため、ワード同期回路の
再同期動作が第一実施例に比較して早くなる。このため
、この実施例回路のワード復帰時間は、第一実施例より
短くなる。

ワード同期復帰後フレーム同期復帰までの時間は第一実
施例と同じである。

なお、この実施例回路では、フレーム一致検出回路２１
の一方の入力に排他的否定論理和回路１９の出力が与え
られているが、これは排他的否定論理和回路２５の出力
を与えてもよい。また第３図では保護回路２４の入力に
排他的否定論理和回路１９の出力が与えられているが、
これは排他的否定論理和回路２５の出力または論理和回
路２６の出力を与えてもよい。

ところで、第一実施例および第二実施例では、このよう
に再同期が実行されて同期が復帰するまでの時間を短く
することができるが、同期が復帰した後、保護回路２４
が未だリセットされないうちに、すなわちワード同期が
確立される前に、たまたま排他的否定論理和回路１９の
出力にフレームパターンの「１」が現れると、ワード同
期は再同期動作を実行してしまう。これを回避するには
、１フレームのワード数ｍ，ｌワードのビット数ｎ１保
護回路２４の後方保護段数ｌとの間に、ｍｎ＞（ｎ＋１
＋ｎ）（ｎ−１）＋Ｊｎ　　　（３）なる条件が必要で
ある。（３）式は第一実施例に対する条件である。第二
実施例では、ワード同期復帰時間が第一実施例より短く
なるため、この条件より緩くなる。

この（３）式の左辺は１フレーム時間であり、右辺の第
１項は（１）式で与えられるビット数で表示したワード
同期復帰時間、第２項はワード同期復帰後に後方保護動
作により保護回路２４がリセットされるまでの時間であ
る。

一方保護回路の後方保護段数ｌは、誤同期確立を避ける
ために、同期状態を何回検出したら確立状態とすべきか
により決定すべきものであり、この値については、大竹他、ｒＰＣＭ−４００Ｍ多重変換装置の実用化」日
本電信電話公社発行研究実用化報告第２５巻第１号１９
７６に検討の結果を利用すると、一致検出確率をｑ。、誤同
期危険率をρ、、１ワードのビット数をｎとするとが適当であるとされている。実用的な数値として、誤同
期危険率をρ５を１％、一致検出確率をｑ。

を０．５　として、一例としてｎ＝１７とすると、前記
（４）式から、ｌ≧１１が求まる。かりにｌ＝１１とすると、（３）式を満たす
ｍの値は４４以上となり、４４に満たないワード数のフ
レームを用いる場合にはフレーム同期復帰ができないこ
とがわかる。つまり、保護回路２４の後方保護段数ｌに
関連して、１フレーム内のワード数ｍと１ワード内のビ
ット数ｎの間に制約条件があることになる。

これを改良した回路が第４図に示す本発明第三実施例回
路である。この実施例回路は、排他的否定論理和回路１
９の出力に論理値「１」が２回つづけて到来したことを
検出する不一致検出回路を設けたものである。すなわち
、論理積回路２７の一方には排他的否定論理和回路１９
の出力の現在値を与え、この論理積回路２７の他方には
一つ前のワード同期判定時点の排他的否定論理和回路１
９の出力の値をフリップフロップ２８で保持してこれを
与える。

この論理積回路２７の出力はゲート回路１８に与えてリ
ングカウンタ１５の計数動作を一時禁止してフレーム同
期とは別にワード同期をとる手段を備える。

さらに、このワード同期をとる手段は、排他的否定論理
和回路１９の出力に論理値「１」が２回つづけて到来し
ても、現同期判定位置がリングカウンタ１５の計数動作
を一時禁止した次の同期判定位置であり、かつその２回
のうちの１回目の「１」の検出時点において、ラッチ回
路ｌ４のＣビットまたはＣビットのバイオレーション符
号Ｃビットが到来すべきビットとそのビットより１ビッ
ト後のビットとの排他的論理和の反対論理をとる排他的
否定論理和回路３２の出力が論理値「０」であるときに
は、再同期動作の実行を禁止するように構成したことを
特徴とする。

すなわち、シフトレジスタ１３およびラッチ回路１４の
サイズを１ビット大きくして、排他的否定論理和回路３
２により、前のワード同期検出時点の排他的論理和の反
対論理をとる排他的否定論理和回路３２の二つの入力よ
り１ビット後方にずれた二つの入力の排他的論理和の反
対論理を検出できるようにし、ゲート回路３０、フリッ
プフロップ２９およびゲート回路３１によりこれを実現
した。

第５図にその第三実施例回路の動作タイムチャートを示
す。また第６図にこの第三実施例回路の入力データの一
例とワード同期判定位置および論理積回ｖ４２７が論理
積を検出するビットを図示する。

この実施例回路では、排他的否定論理和回路１９の出力
ｅ，にワード同期判定位置で２回連続して論理「１」が
現れると、再同期動作を起動させるが、現同期判定位置
がリングカウンタ１５の計数動作を一時禁止した次の同
期判定位置であり、かつ、この２回のうちの１回目の判
定位置において、排他的否定論理和回路３２の出力ｅ２
に、フレームパターンの「０」が生或されているときに
は、再同期動作を実行する必要がないから、この場合に
再同期動作の実行を禁止する。したがって、保護回路２
４が保護動作を開始する前にフレームパターンの「ｌ」
が検出されても、直ちに再同期動作を開始することはな
くなり、保護回路２４の後方保護段数ｌに関連してフレ
ーム内のワード数ｍとの間に特定の条件で同期動作が実
行できなくなるような矛盾はなくなる。

第７図は本発明第四実施例回路のブロック構戊図である
。この実施例回路は、第一、第二実施例の欠点を補うも
う一つの回路である。

本実施例回路の特徴は、第３図の第二実施例において、
論理和回路２６のかわりに論理積回路３３を用いている
点にある。排他的否定論理和回路１９および２５より互
いに１ワード離れた隣りあう２ビットの排他的論理和の
反対論理を検出し、論理積回路３３によりその論理積を
とっているため、排他的否定論理和回路１９の出力にフ
レームパターンの「１」が生或されても、排他的否定論
理和回路２５の出力にはフレームパターンの「０」が生
或されるので、論理積回路３３の出力は「Ｏ」となり、
ゲート回路１８の出力にハンチングパルスが発生しない
。

したがって、本実施例回路は、ワード復帰後、いまだ保
護回路２４が後方保護動作に入っていない状態すなわち
その出力が「１」となっている状態において、排他的否
定論理和回路ｌ９の出力にフレームパターンの「１」が
生或されても、ワード同期回路は再同期動作を開始する
ことはなくなり、保護回路２４の後方保護段数ｌに関連
して、１フレーム内のワード数ｍと１ワードのビット数
ｎとの間に特定の条件で同期動作が実行できなくなるよ
うな矛盾はなくなる。

〔発明の効果〕

以上説明したように、本発明によれば、フレーム同期回
路について、再同期動作を実行する都度ワード同期回路
が再同期動作を実行するようなことがないから、非同期
状態から同期復帰までの時間がいちじるしく短縮される
効果がある。

さらに、請求項２および請求項３記載の発明では、前記
効果の他に、保護回路の後方保護段数に関連してフレー
ム内のワード数とワード内のビット数との間に特定の制
約条件を設ける必要がなくなり、自由度の大きい設計が
可能になる効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例回路のブロック構成図。第２図はその第一実施例回路の動作タイムチャート。第３図は本発明の第二実施例回路のブロック構成図。第４図は本発明の第三実施例回路のブロック構成図。第５図はその第三実施例回路の動作タイムチャート。第６図はその第三実施例回路の入力データの一例を示す
説明図。第７図は本発明の第四実施例回路のブロック構成図。第８図は従来例回路のブロック構成図。ＩＬ　１２・・・端子、１３・・・シフトレジスタ、１
４・・・ランチ回路、ｌ５・・・リングカウンタ、１６
、ｌ８、２０、３０、３１・・・ゲート回路、１７、２
２・・・遅延回路、１９、２５、３２・・・排他的否定
論理和回路、２１・・・フレーム一致検出回路、２３・
・・フレームカウンタ、２４・・・保護回路、２６・・
・論理和回路、２７、３３・・・論理積回路、２８、２
９・・・フリップフロップ。

Claims

【特許請求の範囲】１、一つのフレーム内のｍ−１ワードの各ワード内の特
定位置のｃビットをそのｃビットの一つ前または一つ後
のｂビットの反対論理値とし、残りの１ワード内の特定
位置のｃビットをそのｃビットの一つ前または一つ後の
ｂビットと同一論理値とした１フレームｍワードから構
成される直列データ（ｍＢ１Ｃ符号データ）を入力し、
この直列データを並列データに変換するシフトレジスタ
（１３）と、前記直列データのクロックにより駆動されたワードパル
スを発生するリングカウンタ（１５）と、このワードパ
ルスにより前記シフトレジスタの内容をラッチするラッ
チ回路（１４）と、ワードごとにフレームパターンを発生するフレームカウ
ンタ（２３）と、前記ラッチ回路の前記ｃビットが到来すべきビットと前
記ｂビットが到来すべきビットとの排他的論理和の反対
論理をとる第一の論理回路（１９）と、この第一の論理
回路の出力と前記フレームカウンタの出力との不一致を
検出するフレーム一致検出回路（２１）と、このフレー
ム一致検出回路が不一致を検出したときに前記フレーム
カウンタの計数動作を一時禁止してフレーム同期をとる
手段とを備えたフレーム同期回路において、前記フレーム一致検出回路とは別に、前記第一の論理回
路の出力論理値が「１」であること検出するワード非同
期検出回路（１８）を設け、このワード非同期検出回路
の検出出力により前記リングカウンタの計数動作を一時
禁止してフレーム同期とは別にワード同期をとる手段と
、ワード同期状態にあるときには、前記第一の論理回路
の出力論理値が複数回連続して「１」とならないかぎり
ワード同期をとる手段の動作を禁止する保護回路（２４
）とを備えたことを特徴とするフレーム同期回路。２、一つのフレーム内のｍ−１ワードの各ワード内の特
定位置のｃビットをそのｃビットの一つ前または一つ後
のｂビットの反対論理値とし、残りの１ワード内の特定
位置のｃビットをそのｃビットの一つ前または一つ後の
ｂビットと同一論理値とした１フレームｍワードから構
成される直列データ（ｍＢ１Ｃ符号データ）を入力し、
この直列データを並列データに変換するシフトレジスタ
（１３）と、前記直列データのクロックにより駆動されたワードパル
スを発生するリングカウンタ（１５）と、このワードパ
ルスにより前記シフトレジスタの内容をラッチするラッ
チ回路（１４）と、ワードごとにフレームパターンを発生するフレームカウ
ンタ（２３）と、前記ラッチ回路の前記ｃビットが到来すべきビットと前
記ｂビットが到来すべきビットとの排他的論理和の反対
論理をとる第一の論理回路（１９）と、この第一の論理
回路の出力と前記フレームカウンタの出力との不一致を
検出するフレーム一致検出回路（２１）と、この検出回
路が不一致を検出したときに前記フレームカウンタの計
数動作を一時禁止してフレーム同期をとる手段とを備えたフレーム同期回路において、前記ラッチ回路の前記ｃビットが到来すべきビットより
１ワード離れた前記ｃビットが到来すべきビットと前記
ｂビットが到来すべきビットより１ワード離れた前記ｂ
ビットが到来すべきビットとの排他的論理和の反対論理
をとる第二の論理回路（２５）と、前記フレーム一致検出回路とは別に、前記第一の論理回
路と前記第二の論理回路との論理和または論理積をとる
回路（２６、３２）の出力論理値が「１」であることを
検出するワード非同期検出回路（１８）を設け、このワード非同期検出回路（１８）の検出出力により前
記リングカウンタの計数動作を一時禁止してフレーム同
期とは別にワード同期をとる手段と、ワード同期状態に
あるときには、前記第一の論理回路または前記第二の論
理回路または前記第一の論理回路と前記第二の論理回路
との論理和または論理積をとる回路の出力論理値が複数
回連続して「１」とならないかぎりワード同期をとる手
段の動作を禁止する保護回路（２４）とを備えたことを特徴とするフレーム同期回路。３、一つのフレーム内のｍ−１ワードの各ワード内の特
定位置のｃビットをそのｃビットの一つ前または一つ後
のｂビットの反対論理値とし、残りの１ワード内の特定
位置のｃビットをそのｃビットの一つ前または一つ後の
ｂビットと同一論理値とした１フレームｍワードから構
成される直列データ（ｍＢ１Ｃ符号データ）を入力し、
この直列データを並列データに変換するシフトレジスタ
（１３）と、前記直列データのクロックにより駆動されたワードパル
スを発生するリングカウンタ（１５）と、このワードパ
ルスにより前記シフトレジスタの内容をラッチするラッ
チ回路（１４）と、ワードごとにフレームパターンを発生するフレームカウ
ンタ（２３）と、前記ラッチ回路の前記ｃビットが到来すべきビットと前
記ｂビットが到来すべきビットの排他的論理和の反対論
理をとる第一の論理回路（１９）と、前記第一の論理回
路の出力と前記フレームカウンタの出力との不一致を検
出するフレーム一致検出回路（２１）と、このフレーム一致検出回路が不一致を検出したときに前
記フレームカウンタの計数動作を一時禁止してフレーム
同期をとる手段とを備えたフレーム同期回路において、前記ラッチ回路の前記ｃビットが到来すべきビットと前
記ｂビットが到来すべきビットのうち後から到来すべき
ビットとその後から到来すべきビットの一つ後のビット
との排他的論理和の反対論理をとる第三の論理回路（３
２）と、前記フレーム一致検出回路とは別に、前記第一の論理回
路の出力論理値が２回つづてけ「１」であることを検出
する不一致検出回路（１８、２７、２８）を設け、この不一致検出回路の検出出力により前記リングカウン
タの計数動作を一時禁止してフレーム同期とは別にワー
ド同期をとる手段を備え、前記第一の論理回路の出力論理値が２回つづけて「１」
であっても、現同期判定位置が前記リングカウンタの計
数動作を一時禁止した次の同期判定位置であり、かつそ
の２回のうちの１回目の「１」論理値を検出した時点の
前記第三の論理回路の出力論理値が「０」である場合に
は前記ワード同期をとる手段の動作を禁止する手段（２
９、３０、３１）とを備え、さらに、ワード同期状態にあるときには、前記第一の論
理回路の出力論理値が複数回連続して「１」とならない
かぎりワード同期をとる手段の動作を禁止する保護回路
（２４）とを備えたことを特徴とするフレーム同期回路
。