JPH0329437A - フレーム同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル通信に利用する。

本発明は、基幹伝送系、公衆通信網、加入者系その他デ
ィジタル伝送系のフレーム同期に利用する。

本発明は、０連続を避けるための伝送路符号であるｍ８
１ｃ符号のバイオレーションによりフレーム同期をとる
方式に利用する。

〔従来の技術〕

一連のディジタル信号をフレーム構成により伝送すると
き、その一つのフレームがｍワード構戊であり、さらに
一つのワードがｎ−１ビットのデータと１ビットのＣ符
号（補符号）または補符号の反対符号からなるｎビット
構成であるとき、一つのフレーム内のｍ−１個のワード
の各ワード内の特定位置のｌビットはそのビットの一つ
前のビットまたは一つ後のビットの補符号（Ｃビット）
で構成し、残りの１ワード内の特定位置のビットはその
ビットの一つ前のビットまたは一つ後のビットと同一符
号（Ｃビットのバイオレーション符号τと呼ぶ）で構成
したデータ列を伝送し、前記Ｃビットのバイオレーショ
ン符号が到来するタイミングをフレーム同期タイミング
として識別してフレーム同期をとる方式が知られている
。

第８図はこのための従来例回路のブロック構成図である
。この回路は、一つのフレーム内のワード数をｍワード
とするとき、一つのフレーム内にｍ−１個のＣビットと
１個のＣビットのバイオレーション符号τが１ビットず
つ分散配置された直列データを入力し、フレーム同期を
とる回路である。

第８図に示す回路は、端子１１に入力する直列データを
並列データに変換するシフトレジスタ１３と、端子１２
に入力するその直列データのクロックにより駆動されワ
ードパルスを発生するリングカウンタ１５と、このワー
ドパルスにより前記シフトレジスタ１３の内容をラッチ
するラッチ回路１４と、ラッチ回路１４の各ビットの内
ＣビットまたはＣビットのバイオレーション符号τビッ
トが到来すべきビットと、そのビットより一つ前のビッ
トとの排他的論理和の反対論理をとる排゛他的否定論理
和回路（ＥＸ−ＮＯＲ回路）１９　と、ワードごとにフ
レームパタ一ンを発生するフレームカウンタ２３と、排
他的否定論理和回路１９の出力とフレームカウンタ２３
との出力との不一致を検出するフレーム一致検出回路２
１を備え、このフレーム一致検出回路２１が不一致出力
を送出したとき再同期動作を実行するように構戊されて
いる。

この回路では、Ｃビットはその直前のビットの補符号（
反対符号〉であり、Ｃビットのバイオレーション符号τ
ビットはその直前のビットと同一符号であるものとして
いる。このため、同期状態にあるときは、排他的否定論
理和回路１９の出力にハフレームパターンが現れる。

前記再同期動作は、このフレーム一致検出回路２１に出
力が送出されると、ゲート回路１８からワードパルスの
タイミングで遅延回路１７に信号が送られる。遅延回路
１７では２クロック以上１ワード以下のタイミングだけ
信号を遅延させて、ゲート回路１６に送り、リングカウ
ンタ１５の計数動作を１クロック分だけ欠落させて、ワ
ードパルスの発生タイミングを遅らせるようにして行わ
れる。このワ一ドパルスはフレームカウンタ２３に計数
入力として与えられ、その出力からフレーム一致検出回
路２１に対してあらかじめ設定したフレームパターンが
分散配置されたタイミングで送出される。

したがって、リングカウンタｌ５から発生されるワード
パルスが正しいタイミングで発生してワード同期が成立
し、フレームカウンタ２３が正しいタイミングでフレー
ムパターンを発生しているときには、安定な同期状態で
ありフレーム一致検出回路２１の出力には信号がない。

実用的な回路では第８図の右下に符号Ｘで示す位置にフ
レーム同期保護回路を挿入して、フレーム一致検出回路
２１が再同期を指示してもそれが所定回数連続して現れ
ないかぎり再同期を実行しないように構戊されている。

ここでは説明が複雑になることを避けるために符号Ｘの
位置のフレーム同期保護回路は省略して説明する。

〔発明が解決しようとする課題〕

この回路は分散配置されたフレームパターンを検出して
フレーム同期をとる優れた回路であるが、非同期状態か
ら同期を確立するためには、はじめにリングカウンタＩ
５によるワード同期が復帰し、フレームカウンタ２３に
よるフレーム同期動作が実行されるが、フレームカウン
タ２３から送出されるフレームパターンと排他的否定論
理和回路ｌ９の出力との不一致が検出されると、その都
度リングカウンタ１５の再同期動作が実行される。この
ためフレームパターンの不一致ごとに、ワード同期が復
帰しても、リングカウンタ１５によるワード同期動作お
よびフレーム同期動作を実行することになり、再同期動
作に時間を要する欠点がある。

また本従来例回路は、高速回路部９に、ループバックル
ーブが存在し、そのループバックループの遅延精度を端
子１２に入力される入力クロックの半周期以内に抑える
必要がある。しかし、一般に各回路素子は遅延ばらつき
があるため、前記条件を満たすためには、この高速回路
部９は、各回路素子の動作限界まで高速動作させるよう
に設計できない。したがって、本従来例回路は超高速フ
レーム同期回路には適さない欠点がある。

本発明はこれらの欠点を改良するもので、再同期動作に
要する時間を短縮するとともに、超高速フレーム同期回
路に適するフレーム同期回路を提供することを目的とす
る。

〔課題を解決するための手段〕

本発明の回路は、前記リングカウンタ（１５）の出力に
より駆動され、計数値を制御信号として出力するｎ進カ
ウンタ（２７）と、前記ラッチ回路（１４）の出力のｎ
ビットと前記ラッチ回路（１４）の出力の第ｎビットを
１ビット遅延させたビットとを入力し、前記ｎ進カウン
タ（２７）からの制御信号にしたがって、Ｃビットまた
はＣビットのバイオレーション符号τビットが到来すべ
きビットとそのビットより１ビット前のビットとを選択
出力する出力選択手段（３０）と、その出力選択手段（
３０）の出力の２ビット間の排他的論理和の反対論理を
とる排他的否定論理和回路〈１９〉と、フレーム一致検
出回路（２１〉とは別に、前記排他的否定論理和回路（
１９）の出力が論理「１」であることを検出するワード
非同期検出回路（１８）とを設け、このワード非同期検
出回路（１８）の検出出力により前記ｎ進カウンタ（２
７）の計数値を１つ進めることにより、フレーム同期と
は独立してワード同期をとる手段を備えたことを特徴と
する。

〔作用〕

回路が非同期状態から再同期動作を実行するときには、
ｎ進カウンタ（２７）によるワード同期は、排他的論理
和の反対論理をとる排他的否定論理和回路（ｌ９）の出
力に論理「１」が現れるタイミングで、フレームカウン
タ（２３）によるフレーム同期とは独立して実行される
。フレームヵウンタ（２３）によるフレーム同期は、フ
レーム一致検出回路（２１）の検出出力に不一致が現れ
たときに、フレーム同期の再同期は遅延回路（２２〉お
よびゲート回路（２０）によりフレームカウンタ（２３
）の位相を独立に変更して実行される。すなわち、本発
明の回路では、フレーム同期回路にフレームパターンの
不一致カ検出されても、その都度ワード同期に影響を与
えることなく、フレームカウンタ（２３）の位相を変更
することができる。

これは、ワード同期が正しい状態にあってフレーム同期
が正しくないとき、すなわち、フレーム同期回路はフレ
ームパターンが現れるべきビットを正しく見ているが、
そのビットに現れるフレームパターンとフレームカウン
タ（２３）が発生するフレームパターンが不一致であり
、フレームカウンタの位相を変更することにより同期状
態に入れるときにきわめて有効である。

このように、全体として同期確立までの時間を短縮する
ことができる。

また、本発明の回路では、ワード同期にかかわるループ
バックルーブが、入力クロックの１／ｎで動作する前記
ｎ進カウンタ（２７）、出力選択手段（３０）、排他的
否定論理和回路（ｌ９）、およびワード非同期検出回路
（１８）だけで構成され、高速動作を行う直並列変換部
（ｌＯ）へのループバックルーブがないため、直並列変
換部（１０）は構成回路素子の動作限界まで動作される
ことができる。すなわち、本発明の回路では、フレーム
同期回路を高速回路からなる直並列変換部（１０）から
完全に分離して構成しているので、超高速信号のフレー
ム同期回路に適する。

〔実施例〕

第１図は本発明第一実施例回路のブロック構成図である
。

この実施例回路は、一つのフレーム内のワード数をｍワ
ードとするとき、一つのフレーム内にｍ−１個のＣビッ
トと１個のＣビットのバイオレーション符号τビットが
１ビットずつ分散配置された直列データを入力してフレ
ーム同期をとるための回路である。ここではＣビットは
そのＣビットの直前のビットの補符号、Ｃビットのバイ
オレーション符号τビットはそのビットの直前のビット
と同一符号とする。入力データの一例を表１に示す。

入力直列データは端子１１に到来する。この実施例回路
はその直列データを並列データに変換するシフトレジス
タ１３と、この直列データのクロツクにより駆動されワ
ードパルスを発生するリングカウンタ１５と、このワー
ドパルスによりシフトレジスタ１３の内容をラッチする
ラッチ回路１４と、前記ワードパルスにより駆動され計
数値を制御信号として出力するｎ進カウンタ２７と、ラ
ッチ回路１４の出力の第２ビットから第ｎビットまでの
ｎ−１ビットをそれぞれ前記ワードパルスの１クロック
分遅延する遅延回路２８と、ラッチ回路１４の出力のｎ
ビットと遅延回路２８の出力の第ｎビットとを入力し、
ｎ進カウンタ２７の出力の制御信号にしたがって、前記
Ｃビットまたはｃビットのバイオレーション符号Ｔビッ
トが到来すべきビットとそのビットより１ビット前のビ
ットとを選択出力するシフトマトリックス３０と、その
シフトマトリックス３０の出力の２ビット間の排他的論
理和の反対論理をとる排他的否定論理和回路１９と、こ
の排他的否定論理和回路１９の出力に現れるべきフレー
ムパターンの各ビットと同一系列のビットを発生するフ
レームカウンタ２３と、排他的否定論理和回路１９の出
力とフレームカウンタ２３の出力との一致または不一致
を検出するフレーム一致検出回路２１と、ラッチ回路Ｉ
４の出力のｎビットと遅延回路２８の出力のｎ−１ビッ
トとを入力し、ｎ進カウンタ２７の出力の制御信号にし
たがって、ワード単位のｎビットを選択出力するシフト
マトリックス２９とを備える。

ここで本発明の回路の特徴は、フレームカウンタ２３に
よるフレーム同期と、ｎ進カウンタ２７によるワード同
期とが、それぞれ独立に再同期動作を実行することがで
きるように構成されたところにある。

すなわち、フレーム一致検出回路２１が不一致を検出し
たときに、フレームカウンタ２３の計数動作を一時禁止
してフレーム同期の再同期を実行するための手段として
、遅延回路２２およびゲート回路２０を備える。また、
このフレーム一致検出回路２１とは別に、排他的否定論
理和回路１９の出力に論理値「ｌ」が現れたことを検出
するワード非同期検出回路１８を設け、このワード非同
期検出回路１８の検出出力によりｎ進カウンタ２７の計
数値を一つ進めてフレーム同期とは別にワード同期をと
る手段として、遅延回路２５およびゲート回路２６を備
える。

また、この実施例回路では、ワード同期確立状態にあっ
ては、排他的否定論理和回路ｌ９の出力に連続する複数
ワードにわたり論理値「１」が検出されたとき（前方保
護）にかぎり、ワード非同期検出回路１８を有効にし、
ワード同期確立状態にないときには、排他的否定論理和
回路１９の出力に連続する複数ワードにわたり論理値「
０」が検出されたときく後方保護）にかぎり、ワード非
同期検出回路１８を無効にする保護回路２４を備える。

実用的な回路では、フレーム同期を安定に維持するため
に第ｌ図の右下の符号Ｘの位置に保護回路を挿入するこ
とがよいが、ここでは説明が複雉になるのでこれを省略
する。このことは後述の第３図ないし第７図においても
同様である。

第２図はこの第一実施例回路の動作タイムチャートであ
る。第２図の符号ａ，ｂｌ−ｇ１、ｈ〜ｋ，ｐ−ｓは第
１図に示す対応する符号の点の波形を示す。説明を簡単
化するための一例として、１ワードが３ビット（ｎ＝３
）で、１フレームが５ワード（ｍ＝５）として、入力直
列データの例を表１に示す。また表１には、排他的否定
論理和回路１９により生或されるフレームパターンも合
わせて示す。

Ｆ．Ｆ，Ｆ．Ｆ，Ｆ．は順に１（１（１００となる。ま
た、保護回路２４の後方保護段数は、ここでは説明を簡
単にするためにとりあえず２とする。最初ｎ進カウンタ
２６の計数値である制御信号ｋは０とする。

（以下本頁余白） フレームカウンタ２３の出力ｌにはフレームパターンＦ
。−Ｆ４が順に繰り返し現れる。同期が確立されていな
い状態では、保護回路２４の出力ｇが「１」である。こ
のとき再同期動作が実行されて、ゲート回路１８からカ
ウントアップパルスｈが送出される。これによりｎ進カ
ウンタ２７計数値は一つ増加する。シフトマ｝　ＩＪッ
クス２９および３０は、そのシフト量がｎ進カウンタ２
７の出力計数値である制御信号ｋによって決定されるた
め、ｎ進カウンタ２７の計数値が一つ増加すると、いま
までの入力データから１ビットシフトした入力データを
出力する。排他的否定論理和回路ｌ９の出力ｆ，に生或
されたフレームパルスＦ２が現れるとゲート回路１８は
禁止状態となり、カウントアップパルスｈはなくなり、
ｎ進カウンタ２７の計数動作は停止してワード同期が復
帰状態になる。ワード同期が復帰すると、排他的否定論
理和回路１９の出力ｆ１には生戒されたフレームパルス
が循環して現れる。この同期復帰状態が後方保護段数分
（ここでは２回）繰り返されると、保護回路２４はリセ
ットされて出力ｇ１は「０」となる。これによりワード
同期が確立された状態になる。

７　Ｌ／−ムカウンタ２３はワードパルスａによリ駆動
されてフレームパルスに相応するＦ。−Ｆ，を出力ｐと
して繰り返し送出する。しかし、フレームカウンタ２３
の出力ｐがＦ。となったとき、排他的否定論理和回路１
９の出力ｆ１がＦ。以外である場合には、ゲート回路２
１で不一致となり、次のワードからフレームカウンタ２
３の駆動パルスｐが禁止されるので、フレームカウンタ
２３の出力ｐはＦ０で固定される。これは次に排他的否
定論理和回路１９の出力にＦ。が生或されるまで継続し
、この信号がＦ。になった次のワードでフレームカウン
タ２３が駆動状態に入る。この状態でフレーム同期が復
帰する。

フレーム同期が確立された状態になると、保護回路２４
はひきつづきリセット状態でありその出力ｇは「０」を
継続する。したがってゲート回路１８は禁止状態が継続
されて再同期動作は禁止される。

この実施例回路では、フレーム同期回路が再同期を実行
するときに、その都度ワード同期回路に再同期を実行さ
せる必要がない。すなわち、ｎ進カウンタ２７によるワ
ード同期について同期復帰状態であり、排他的否定論理
和回路ｌ９の出力ｆ１　にはフレームパターンが正しく
現れているが、この出力のフレームパターンとフレーム
カウンタ２３カ送出するフレームパターンが一致しない
状態であるときには、ゲート回路２１の出力にしたがっ
て、遅延回路２２およびゲート回路２０の動作により、
ワード同期とは独立にフレームカウンタ２３の位相を変
更することができる。このときワード同期は再同期動作
を実行しない。したがって、全体の再同期動作に要する
時間は第８図に示す従来例回路に比べて短縮される。

次にこの短縮の程度について検討すると、１フレームが
ｍワード構成であり、１ワードがｎビット構成であると
き、非同期状態でパターンの不一致検出確率を２とする
と、この第１図に示す第１実施例回路が非同期状態から
同期復帰するまでに要する最大所要時間Ｔ，は、非同期
状態からワ−ド同期復帰までの最悪平均ワード同期復帰
時間Ｔｗとワード同期復帰からフレーム同期復帰までの
最悪時間Ｔ，との和となる（「最悪」とは偶然に最も時
間のかかるタイミングに当たった場合をいう）。

前記ワード同期復帰時ｒｖｊＴＶについては、ワード同
期カウンタは１ビットの即時シフトに相当するから、 Ｔ＋＝（ｎ＋ｎ）（ｎ−　１）／ｎ　　　　　　　（１
）ワード である。この計算式については、 小塚「スタッフ同期方式の伝送特性」研究実用化報告第
１８巻第６号日本電信電話公社発行、１９６９年６月 その他に詳しい記載があるのでここでは説明を省略する
。また、前記フレーム同期復帰に要する最悪時間Ｔｔに
ついては、ワード同期復帰時点がちょうどフレームカウ
ンタ２３のカウンタ値Ｆ１に当たった場合であり、フレ
ームカウンタ２３の値が次にＦ０になるまでに約１フレ
ームの時間、その後に入力のフレームパターンにＦ。が
現れるまでにさらに約１フレームの時間を要することに
なるから、全体で約２フレームの時間である。したがっ
て、実用的な値としてｍ＝７２、ｎ＝９の場合には、’
Ｌ＝Ｔ．＋Ｔｒ ＝１６ワード＋２フレーム ζ２．２フレーム となる。比較例として第８図に示す従来例では、フレー
ムパターンが不一致になる都度ワード同期の再同期を実
行するから、全体の同期が復帰するまでの最悪時間Ｔ０
は、同じく前記文献によればＴｏ＝（ｎ＋１　＋ｎ）（
ｍｎ　−　１）／ｍｎ　　（２）フレーム である。これに前記ｍ＝７２、ｎ＝９の場合を代入する
と、 Ｔ．＝１９　　フレーム となる。すなわち最悪時間で比べるとこの実施例の効果
は、非同期状態から同期状態にいたるまでの時間は、わ
ずか１１．６％に短縮されることになる。

この実施例回路では、直並列変換部１０とフレーム同期
回路とは完全に分離しており、フレーム同期回路は端子
１２に入力される入力クロックの１／ｎのクロックで動
作する。また高速動作が必要な直並列変換部ｌＯにはル
ープバックループがないために、直並列変換部１０は、
構戒回路素子の動作限界まで動作させることが可能であ
る。したがって本実施例回路は超高速入力信号のフレー
ム同期回路に適する。

第３図は本発明の第二実施例回路のブロック構戒図であ
る。

この実施例回路は、第１図の第一実施例と同様、ワード
同期回路がフレーム同期回路とは独立に動作するため、
第一実施例同様従来例と比較して同期復帰時間が短縮さ
れる。

この実施例回路の特徴は、第１図のシフトマトリックス
３０を取り除いて排他的否定論理和回路１９の入力をシ
フトマトリックス２９の出力からとる点にある。

この実施例回路の動作は第１図と同様であり、したがっ
て、各点の動作波形も第２図と同様となる。このため、
非同期状態から同期復帰するまでに要する最大所要時ｒ
Ｉ！ＪＴＩ　も第一実施例と同一となり短縮される。

第４図は本発明の第三実施例回路のブロック構成図であ
る。

この実施例回路も、第１図の第一実施例と同様、ワード
同期回路がフレーム同期回路とは独立に動作するため、
第一実施例と同様従来例と比較して同期復帰時間が短縮
される。

この実施例回路の特徴は、第１図の遅延回路２８より入
力ビット数を１ビット増した遅延回路３１と、この遅延
回路３１のｎビット目の出力をワードパルスの１クロッ
ク分遅延させる遅延回路３２と、第１図のシフトマトリ
ックス３０のかわりに、ラッチ回路１４の出力のｎビッ
トと、遅延回路３１の出力のｎビットと、遅延回路３２
の出力の１ビットとを入力し、ｎ進カウンタ２７の出力
の制御信号にしたがって、ＣビットまたはＣビットのバ
イオレーション符号ヱビットが到来すべきビットとその
一つ前のビットと、前記ＣビットまたＣビットのバイオ
レーション符号Ｔビットが到来すべきビットより１ワー
ド前のＣビットまたはＣビットのバイオレーション符号
Ｃビットが到来すべきビットとそのビットの一つ前のビ
ットとを選択出力するシフトマトリックス３３と、この
シフトマトリックス３３の出力のＣビットまたはＣビヅ
トのバイオレーション符号τビットとその一つ前のビッ
トとの排他的論理和の反対論理をとる排他的否定論理和
回路１９とは別に、シフトマトリックス３３の出力の排
他的否定論理和回路１９の入力となる二つのビットより
１ワード前の二つのビット間の排他的論理和の反対論理
をとる排他的否定論理和回路３４と、排他的否定論理和
回路１９および３４の出力の論理和をとる論理和回路３
５とを設けたことにある。

これはいわゆる多点監視方式に相当し、非同期状態にあ
り、したがって保護回路２４の出力が「ｌ」である場合
には、排他的否定論理和回路１９および３４の少なくと
も一方の出力が「ｌ」であると、ゲート回路１８の出力
にはカウントアップパルスが現れるため、ワード同期回
路の再同期動作が第一実施例に比較して早くなる。この
ため、この実施例回路のワード復帰時間は、第一実施例
より短くなる。ワード同期復帰後フレーム同期復帰まで
の時間は第一実施例と同じである。

なお、この実施例回路では、ゲート回路２１の一方の入
力に排他的否定論理和回路ｌ９の出力が与えられている
が、これは排他的否定論理和回路３４の出力を与えても
よい。また、保護回路２４の入力に排他的否定論理和回
路１９の出力が与えられているが、これは排他的否定論
理和回路３４の出力または論理和回路３５の出力を与え
てもよい。

第５図は本発明の第四実施例回路のブロック構成図であ
る。

この実施例回路も、第１図の第一実施例と同様、ワード
同期回路がフレーム同期回路とは独立に動作するため、
第一実施例と同様従来例と比較して同期復帰時間が短縮
される。

この実施例回路の特徴は、第４図の第三実施例と比較す
ると、シフトマトリックス３３を取り除き、さらに、シ
フトマトリックス２９のかわりに、遅延回路３１の第ｌ
ビット目の出力ビットと遅延回路３２の出力ビットを加
えたビットを入力として、ｎ進カウンタ２７の出力の制
御信号にしたがって、ワード単位のｎビットとそのｎビ
ットより１ビット前および２ビット前のビットの（ｎ＋
２）ビットを選択出力するシフトマトリックス３６を設
け、排他的否定論理和回路ｌ９および３４の入力信号を
シフトマトリックス３６の出力より与えたことにある。

この実施例回路もいわゆる多点監視方式に相当し、動作
および特性は第４図の第三実施例と同じである。したが
って、ゲート回路２１および保護回路２４の入力信号の
与え方も同じである。

ところで、第一実施例から第四実施例では、このように
再同期が実行されて同期が復帰するまでの時間を短くす
ることができるが、同期が復帰した後、保護回路２４が
未だリセットされないうちに、すなわちワード同期が確
立される前に、たまたま排他的否定論理和回路１９の出
力にフレームパターンの「１」が現れると、ワード同期
は再同期動作を実行してしまう。これを回避するには、
１フレームのワード数ｍ，ｌワードのビット数ｎ、保護
回路２４の後方保護段数ｌとの間に、 ｍｎ＞（ｎ＋ｎ）（ｎ−１）＋ｌｎ　　　　　（３）な
る条件が必要である。

（３）式は第一および第二実施例に対する条件である。

第三および第四実施例では、ワード同期復帰時間が第一
および第二実施例より短くなるため、この条件より緩く
なる。

この（３）式の左辺は１フレーム時間であり、右辺の第
１項は（１）式で与えられるビット数で表示したワード
同期復帰時間、第２項はワード同期復帰後に後方保護動
作により保護回路２４がリセットされるまでの時間であ
る。

一方保護回路の後方保護段数ｌは、誤同期確立を避ける
ために、同期状態を何回検出したら確立状態とすべきか
により決定すべきものであり、この値については、 大竹他、ｒＰＣＭ−４００Ｍ多重変換装置の実用化」日
本電信電話公社発行研究実用化報告第２５巻第１号１９
７６ に検討の結果を利用すると、一致検出確率をｑ，とする
とき、 が適当であるとされている。実用的な数値として、誤同
期危険率をρｈを１％、一致検出確率をｑを０．５とし
て、一例としてｎ＝１７とすると、前記（４）式から、 ｌ≧１１ が求まる。かりにｌ＝１１とすると、（３）式を満たす
ｍの値は４３以上となり、４３に満たないワード数のフ
レームを用いる場合にはフレーム同期復帰ができないこ
とがわかる。つまり、保護回路２４の後方保護段数ｌに
関連して、１フレーム内のワード数ｍと１ワード内のビ
ット数ｎの間に制約条件があることになる。

これを改良した回路が第６図に示す本発明第五実施例回
路である。

本実施例回路の特徴は、第４図の第三実施例において、
論理和回路３５のかわりに論理積回路３７を用いている
点にある。これにより互いに１ワード離れた隣りあう２
ビットの排他的論理和の反対論理を排他的否定論理和回
路ｌ９および３４により検出し、その論理積を論理積回
路３７でとっているため、排他的否定論理和回路１９の
出力にフレームパターンの「１」が生或されても、排他
的否定論理和回路３４の出力にはフレームパターンの「
０」が生戊されるので、論理積回路３７の出力は「０」
となり、ゲート回路１８の出力にカウントアップパルス
が発生しない。

したがって本実施例回路は、ワード復帰後、いまだ保護
回路２４が後方保護動作に入っていない状態すなわちそ
の出力が「ｌ」となっている状態において、排他的否定
論理和回路１９の出力にフレームパターンの「ｌ」が生
戊されても、ワード同期回路は再同期動作を開始するこ
とはなくなり、保護回路２４の後方保護段数ｌに関連し
て、１フレーム内のワード数ｍとｌワードのビット数ｎ
との間に特定の条件で同期動作が実行できなくなるよう
な矛盾はなくなる。

第７図は本発明の第六実施例回路のブロック構戒図であ
る。この実施例回路は、前記の第一ないし第四実施例回
路の欠点を補うもう一つの回路である。

本実施例回路の特徴は、第５図の第四実施例において、
論理和回路３５のかわりに論理積回路３７を用いている
点にある。この効果は第６図の場合と同様である。

〔発明の効果〕

以上説明したように、本発明によれば、フレーム同期回
路について、再同期動作を実行する都度ワード同期回路
が再同期動作を実行するようなことがないから、非同期
状態から同期復帰までの時間がいちじるしく短縮される
効果がある。

さらに、請求項３および４記載の発明では、前記効果の
他に、保護回路の後方保護段数に関連して、フレーム内
のワード数と、ワード内のビット数との間に特定の制約
条件を設ける必要がなくなり、自由度の大きい設計が可
能になる効果がある。

また本発明によれば、フレーム同期回路は高速動作が要
求される直並列変換部と分離され、低速回路で実現でき
、さらに直並列変換部にループバックループがなくなる
ことから構戒回路素子の動作限界まで高速化できるため
、超高速入力信号のフレーム同期回路に適する効果があ
る。直並列変換回路は実施例に示した方法の他、光回路
領域で実現する等種々の方法があるため、直並列変換部
とフレーム同期回路を分離できることは、設計の自由度
を増す効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例回路のブロック構成図。 第２図はその第一実施例回路の動作タイムチャート。 第３図は本発明の第二実施例回路のブロック構成図。 第４図は本発明の第三実施例回路のブロック構成図。 第５図は本発明の第四実施例回路のブロック構戊図。 第６図は本発明の第五実施例回路のブロック構成図。 第７図は本発明の第六実施例回路のブロック構戊図。 第８図は従来例回路のブロック構戒図。 ９・・・高速回路部、１０・・・直並列変換部、１１、
１２・・・端子、１３・・・シフトレジスタ、１４・・
・ラッチ回路、１５・・・リングカウンタ、１６、１８
、２０、２６・・・ゲート回路、１７、２２、２５、２
８、３１、３２・・・遅延回路、１９、３４・・・排他
的否定論理和回路、２１・・・フレーム一致検出回路、
２３・・・フレームカウンタ、２４・・・保護回路、２
７・・・ｎ進カウンタ、２９、３０、３３、３６・・・
シフトマトリクス、３５・・・論理和回路、３７・・・
論理積回路。

Claims (1)

1. 【特許請求の範囲】 １、一つのフレーム内のｍ−１ワードの各ワード内の特
   定位置のｃビットをそのｃビットの一つ前または一つ後
   のｂビットの反対論理値とし、残りの１ワード内の特定
   位置のｃビットをそのｃビットの一つ前または一つ後の
   ｂビットと同一論理値とした１フレームｍワードから構
   成される直列データ（ｍＢ１Ｃ符号データ）を１ワード
   長ｎビットの並列データに直並列変換する直並列変換手
   段（１３、１４、１５） を備えたフレーム同期回路において、 前記並列データのクロックにより駆動され、その計数値
   を制御信号として出力するｎ進カウンタ（２７）と、 前記並列データのクロックにより駆動されたフレームパ
   ターンを発生するフレームカウンタ（２３）と、 前記並列データの第２ビットから第ｎビットまでの各ビ
   ットを前記直列データのクロックの１クロック分遅延す
   る第一の遅延手段（２８）と、前記並列データのｎビッ
   トと前記第一の遅延手段の出力の第ｎビットとを入力し
   、前記ｎ進カウンタの出力の制御信号にしたがって、前
   記ｃビットが到来すべきビットと前記ｂビットが到来す
   べきビットとを選択出力する第一の出力選択手段（３０
   ）と、 前記並列データのｎビットと前記第一の遅延手段の出力
   のｎ−１ビットとを入力し、前記ｎ進カウンタの出力の
   制御信号にしたがって、ワード単位のｎビットを選択出
   力する第二の出力選択手段（２９）と、 前記第一の出力選択手段の出力の２ビット間の排他的論
   理和の反対論理をとる第一の論理回路（１９）と、 この第一の論理回路の出力と前記フレームカウンタの出
   力との不一致を検出するフレーム一致検出回路（２１）
   と、 このフレーム一致検出回路が不一致を検出したときに前
   記フレームカウンタの計数動作を一時禁止してフレーム
   同期をとる手段と、 前記第一の論理回路の出力論理値が「１」であることを
   検出するワード非同期検出回路（１８）と、このワード
   非同期検出回路の検出出力により前記ｎ進カウンタの計
   数値を一つ進めてフレーム同期とは別にワード同期をと
   る手段と、 ワード同期状態にあるときには、前記第一の論理回路の
   出力論理値が複数回連続して「１」にならないかぎりワ
   ード同期をとる手段の動作を禁止する保護回路（２４）
   と を備えたことを特徴とするフレーム同期回路。 ２、一つのフレーム内のｍ−１ワードの各ワード内の特
   定位置のｃビットをそのｃビットの一つ前または一つ後
   のｂビットの反対論理値とし、残りの１ワード内の特定
   位置のｃビットをそのｃビットの一つ前または一つ後の
   ｂビットと同一輪理値とした１フレームｍワードから構
   成される直列データ（ｍＢ１Ｃ符号データ）を１ワード
   長ｎビットの並列データに直並列変換する直並列変換手
   段（１３、１４、１５） を備えたフレーム同期回路において、 前記並列データのクロックにより駆動され、その計数値
   を制御信号として出力するｎ進カウンタ（２７）と、 前記並列データのクロックにより駆動されたフレームパ
   ターンを発生するフレームカウンタ（２３）と、 前記並列データの第２ビットから第ｎビットまでの各ビ
   ットを前記直列データのクロックの１クロック分遅延す
   る第一の遅延手段（２８）と、前記並列データのｎビッ
   トと前記第一の遅延手段の出力のｎ−１ビットとを入力
   し、前記ｎ進カウンタの出力の制御信号にしたがって、
   ワード単位のｎビットを選択出力する第二の出力選択手
   段（２９）と、 前記第二の出力選択手段の出力の前記ｃビットが到来す
   べきビットと前記ｂビットが到来すべきビットとの排他
   的論理和の反対論理をとる第一の論理回路（１９）と、 この第一の論理回路の出力と前記フレームカウンタの出
   力との不一致を検出するフレーム一致検出回路（２１）
   と、 このフレーム一致検出回路が不一致を検出したときに前
   記フレームカウンタの計数動作を一時禁止してフレーム
   同期をとる手段と、 前記第一の論理回路の出力論理値が「１」であることを
   検出するワード非同期検出回路（１８）と、このワード
   非同期検出回路の検出出力により前記ｎ進カウンタの計
   数値を一つ進めてフレーム同期とは別にワード同期をと
   る手段と、 ワード同期状態にあるときには、前記第一の論理回路の
   出力論理値が複数回連続して「１」にならないかぎりワ
   ード同期をとる手段の動作を禁止する保護回路（２４）
   と を備えたことを特徴とするフレーム同期回路。 ３、一つのフレーム内のｍ−１ワードの各ワード内の特
   定位置のｃビットをそのｃビットの一つ前または一つ後
   のｂビットの反対論理値とし、残りの１ワード内の特定
   位置のｃビットをそのｃビットの一つ前または一つ後の
   ｂビットと同一輪理値とした１フレームｍワードから構
   成される直列データ（ｍＢ１Ｃ符号データ）を１ワード
   長ｎビットの並列データに直並列変換する直並列変換手
   段（１３、１４、１５） を備えたフレーム同期回路において、 前記並列データのクロックにより駆動され、その計数値
   を制御信号として出力するｎ進カウンタ（２７）と、 前記並列データのクロックにより駆動されたフレームパ
   ターンを発生するフレームカウンタ（２３）と、 前記並列データのｎビットをそれぞれ前記直列データの
   クロックの１クロック分遅延する第二の遅延手段（３１
   ）と、 前記第二の遅延手段の出力の第ｎビットを前記直列デー
   タのクロックの１クロック分遅延する第三の遅延手段（
   ３２）と、 前記並列データのｎビットと前記第二の遅延手段の出力
   のｎビットと前記第三の遅延手段の出力の１ビットとを
   入力し、前記ｎ進カウンタの出力の制御信号にしたがっ
   て、前記ｃビットが到来すべきｄビットと前記ｂビット
   が到来すべきｅビットと前記ｄビットより１ワード離れ
   た前記ｃビットが到来すべきｆビットと前記ｅビットよ
   り１ワード離れた前記ｂビットが到来すべきｇビットと
   を選択出力する第三の出力選択手段（３３）と、前記並
   列データのｎビットと前記第二の遅延手段の出力の第２
   ビットから第ｎビットまでのｎ−１ビットとを入力し、
   前記ｎ進カウンタの出力の制御信号にしたがって、ワー
   ド単位のｎビットを選択出力する第二の出力選択手段（
   ２９）と、前記第三の出力選択手段の出力の前記ｄビッ
   トと前記ｅビットとの排他的論理和の反対論理をとる第
   一の論理回路（１９）と、 前記第三の出力選択手段の出力の前記ｆビットと前記ｇ
   ビットとの排他的論理和の反対論理をとる第二の論理回
   路（３４）と、 この第一および第二の論理回路の出力と前記フレームカ
   ウンタの出力との不一致を検出するフレーム一致検出回
   路（２１）と、 このフレーム一致検出回路が不一致を検出したときに、
   前記フレームカウンタの計数動作を一時禁止してフレー
   ム同期をとる手段と、 前記第一および第二の論理回路の出力の論理和または論
   理積をとる第三の論理回路（３５、３７）と、この第三
   の論理回路の出力論理値が「１」であることを検出する
   ワード非同期検出回路（１８）と、このワード非同期検
   出回路の検出出力により前記ｎ進カウンタの計数値を一
   つ進めてフレーム同期とは別にワード同期をとる手段と
   、 ワード同期状態にあるときには、前記第一の論理回路ま
   たは前記第二の論理回路または前記第三の論理回路の出
   力論理値が複数回連続して「１」とならないかぎりワー
   ド同期をとる手段の動作を禁止する保護回路（２４）と を備えたことを特徴とするフレーム同期回路。 ４、一つのフレーム内のｍ−１ワードの各ワード内の特
   定位置のｃビットをそのｃビットの一つ前または一つ後
   のｂビットの反対論理値とし、残りの１ワード内の特定
   位置のｃビットをそのｃビットの一つ前または一つ後の
   ｂビットと同一論理値とした１フレームｍワードから構
   成される直列データ（ｍＢ１Ｃ符号データ）を１ワード
   長ｎビットの並列データに直並列変換する直並列変換手
   段を備えたフレーム同期回路において、 前記並列データのクロックにより駆動され、その計数値
   を制御信号として出力するｎ進カウンタ（２７）と、 前記並列データのクロックにより駆動されたフレームパ
   ターンを発生するフレームカウンタ（２３）と、 前記並列データのｎビットをそれぞれ前記直列データの
   クロックの１クロック分遅延する第二の遅延手段（３１
   ）と、 前記第二の遅延手段の出力の第ｎビットを前記直列デー
   タのクロックの１クロック分遅延する第三の遅延手段（
   ３２）と、 前記並列データのｎビットと前記第二の遅延手段の出力
   のｎビットと前記第三の遅延手段の出力の１ビットとを
   入力し、前記ｎ進カウンタの出力の制御信号に従って、
   ワード単位のｎビットとそのｎビットより１ビット前の
   ビットおよび２ビット前のビットとを選択出力する第四
   の出力選択手段（３６）と、 前記第四の出力選択手段の出力の前記ｃビットが到来す
   べきｄビットと前記ｂビットが到来すべきｅビットとの
   排他的論理和の反対論理をとる第一の論理回路（１９）
   と、 前記第四の出力選択手段の出力の前記ｄビットより１ワ
   ード離れた前記ｃビットが到来すべきビットと前記ｅビ
   ットより１ワード離れた前記ｂビットが到来すべきビッ
   トとの排他的論理和の反対論理をとる第二の論理回路（
   ３４）と、 この第一および第二の論理回路の出力と前記フレームカ
   ウンタの出力との不一致を検出するフレーム一致検出回
   路（２１）と、 このフレーム一致検出回路が不一致を検出したときに前
   記フレームカウンタの計数動作を一時禁止してフレーム
   同期をとる手段と、 前記第一および第二の論理回路の出力の論理和または論
   理積をとる第三の論理回路（３５、３７）と、この第三
   の論理回路の出力論理値が「１」であることを検出する
   ワード非同期検出回路（１８）と、このワード非同期検
   出回路の検出出力により前記ｎ進カウンタの計数値を一
   つ進めてフレーム同期とは別にワード同期をとる手段と
   、 ワード同期状態にあるときには、前記第一の論理回路ま
   たは前記第二の論理回路または前記第三の論理回路の出
   力論理値が複数回連続して「１」とならないかぎりワー
   ド同期をとる手段の動作を禁止する保護回路（２４）と を備えたことを特徴とするフレーム同期回路。