JPH03162794A - 半導体スタチックメモリ - Google Patents
半導体スタチックメモリInfo
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- JPH03162794A JPH03162794A JP1304045A JP30404589A JPH03162794A JP H03162794 A JPH03162794 A JP H03162794A JP 1304045 A JP1304045 A JP 1304045A JP 30404589 A JP30404589 A JP 30404589A JP H03162794 A JPH03162794 A JP H03162794A
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- 230000015654 memory Effects 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 19
- 230000003068 static effect Effects 0.000 title claims description 19
- 230000004913 activation Effects 0.000 claims description 3
- 230000000295 complement effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 12
- 230000003213 activating effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体スタチックメモリに関し、特にビット線
毎に接続される複数の駆動回路およびその共通負荷回路
を有る半導体スタチックメモリに間する． 〔従来の技術〕 従来、半導体スタチックメモリは、メモリセルから出力
される微小な電位差を増幅するのにビット線毎に差動式
駆動回路を設ける方式が一般に使用されている． 第５図はかかる従来の一例を示す半導体スタチックメモ
リの回路図である． 第５図に示すように、従来の半導体スタチックメモリは
、メモリセルから読出す際の差動増幅回路がビット線毎
に付加される駆動回路１及びビット線毎の駆動回路の共
通の出力端子に接続される負荷回路２から楕成される． この駆動回路ｌは、特に左側の一つを代表して説明する
と、ビット線をゲート入力するとともにソースを共通接
続し且つドレインを読み出しバスＲＢ，ＲＢに接続した
Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎ型トランジ
スタと称す）ＱＮＩＩ ｒ ＱＮ１２と、駆動回路１を
活性化するための活性化信号φＹｌがゲート入力され且
つＮ型トランジスタＱＮ目ＩＱＮ１２の共通ソースにド
レインが接続されるＮ型トランジスタＱＮ１３とがら楕
或される．また、負・荷回路２は駆動回路１の出力端子
である読み出しバスＲＢ，ＲＢをプルアップするＰチャ
ネル型ＭＯＳトランジスタ（以下、Ｐ型トランジスタと
称す＞ ＱＰＩ． ＱＰ２がら成り、これらＰ型トラン
ジスタＱＰＩＩ ＱＰ２のゲートは接地電位に固定され
る． 第６図は第５図におけるトランジスタの電圧・電流特性
図である． 第６図に示すように、差動増幅回路を楕成するトランジ
スタの電圧・電流特性は負荷回路２のＰ？トランジスタ
Ｑ ｐＨ ， Ｑ Ｐ２と、駆動回路１のＮ型トランジ
スタＱＮＩＩ ＋ ＱｐｄｘｚとＩｏＶｏ特性を重畳し
て描いたものである． 例えば、読み出し時にビット線の平衡電位ＶＧｌからメ
モリセルの情報によりΔＶＧだけの差電位が生じると、
差動増幅回路によって増幅されてリードバスＲＢ，ＲＢ
にΔＶ０１の電位差が生じる．しかし、ビット線の平衡
電位がＶＧ．からｖｏ２に低く変動してしまうと、、接
地電位をゲート入力するＱｐｔ．Ｑｐ■の特性は変わら
ずにＱ■ｔ ＊ ＱＮ１２のゲート電位が低くなるので
、読み出しバス（リードバス）ＲＢ，ＲＢの電位差はΔ
ＶＤ２に減少してしまう．すなわち、第５図に示すメモ
リの差動増幅回路は、ビット線の平衡電位によって差動
増幅回路のゲインが変化することになる。
毎に接続される複数の駆動回路およびその共通負荷回路
を有る半導体スタチックメモリに間する． 〔従来の技術〕 従来、半導体スタチックメモリは、メモリセルから出力
される微小な電位差を増幅するのにビット線毎に差動式
駆動回路を設ける方式が一般に使用されている． 第５図はかかる従来の一例を示す半導体スタチックメモ
リの回路図である． 第５図に示すように、従来の半導体スタチックメモリは
、メモリセルから読出す際の差動増幅回路がビット線毎
に付加される駆動回路１及びビット線毎の駆動回路の共
通の出力端子に接続される負荷回路２から楕成される． この駆動回路ｌは、特に左側の一つを代表して説明する
と、ビット線をゲート入力するとともにソースを共通接
続し且つドレインを読み出しバスＲＢ，ＲＢに接続した
Ｎチャネル型ＭＯＳトランジスタ（以下、Ｎ型トランジ
スタと称す）ＱＮＩＩ ｒ ＱＮ１２と、駆動回路１を
活性化するための活性化信号φＹｌがゲート入力され且
つＮ型トランジスタＱＮ目ＩＱＮ１２の共通ソースにド
レインが接続されるＮ型トランジスタＱＮ１３とがら楕
或される．また、負・荷回路２は駆動回路１の出力端子
である読み出しバスＲＢ，ＲＢをプルアップするＰチャ
ネル型ＭＯＳトランジスタ（以下、Ｐ型トランジスタと
称す＞ ＱＰＩ． ＱＰ２がら成り、これらＰ型トラン
ジスタＱＰＩＩ ＱＰ２のゲートは接地電位に固定され
る． 第６図は第５図におけるトランジスタの電圧・電流特性
図である． 第６図に示すように、差動増幅回路を楕成するトランジ
スタの電圧・電流特性は負荷回路２のＰ？トランジスタ
Ｑ ｐＨ ， Ｑ Ｐ２と、駆動回路１のＮ型トランジ
スタＱＮＩＩ ＋ ＱｐｄｘｚとＩｏＶｏ特性を重畳し
て描いたものである． 例えば、読み出し時にビット線の平衡電位ＶＧｌからメ
モリセルの情報によりΔＶＧだけの差電位が生じると、
差動増幅回路によって増幅されてリードバスＲＢ，ＲＢ
にΔＶ０１の電位差が生じる．しかし、ビット線の平衡
電位がＶＧ．からｖｏ２に低く変動してしまうと、、接
地電位をゲート入力するＱｐｔ．Ｑｐ■の特性は変わら
ずにＱ■ｔ ＊ ＱＮ１２のゲート電位が低くなるので
、読み出しバス（リードバス）ＲＢ，ＲＢの電位差はΔ
ＶＤ２に減少してしまう．すなわち、第５図に示すメモ
リの差動増幅回路は、ビット線の平衡電位によって差動
増幅回路のゲインが変化することになる。
上述した従来のビット線毎に接続された複数の駆動回路
を有する半導体スタチックメモリは、駆動回路の負荷回
路を楕或するＭＯＳトランジスタのゲートが固定電位と
なっているため、ビット線の平衡電位が変化すると、駆
動回路のゲインが変化してしまい、アクセスが遅れてし
まうという欠点がある． 本発明の目的は、かかるビット線の平衡電位が変化して
も駆動回路のゲインの変化を制御することのできる半導
体スタチックメモリを提供することにある． 〔課題を解決するための手段〕 本発明の半導体スタチックメモリは、ビット線毎に接続
された複数の駆動回路と、前記複数の駆動回路の共通の
出力端子に接続され且つＭＯＳトランジスタで形成した
共通の負荷回路と、ビット線電位によって制御され且つ
前記負荷回路を形威する前記ＭＯＳトランジスタのゲー
トに接続されたリファレンス回路とを有して構成される
．〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の一実施例を示す半導体スタチックメモ
リの回路図である． ？１図に示すように、本実施例は、ビット線毎に接続さ
れ且つ共通の書込みバスＷＢ，ＷＢに接続される複数の
駆動回路１と、これら駆動回路１の共通の出力端子およ
び読み出しバスＲＢ，ＲＢに接続された共通の負荷回路
２と、この負荷回路２を形成するＰチャンネルＭＯＳト
ランジスタＱｐ■ＩＱＰ２のゲートに接続され且つ後述
するビット線電位によって制御されるリファレンス回路
３とを有している．本実施例が前述した従来例と比較し
て異なる点は差動増幅回路を形成する負荷回路２内のＰ
型トランジスタのゲート入力をリファレンス回路３の出
力ＶＲＥＦで制御する点にある．第２図は第１図に示す
リファレンス回路の詳細図である． 第２図に示すように、リファレンス回路３は大きく分け
てダミーセル回路４とリファレンス電位出力回路５から
戒る．このダミーセル回路４は通常のメモリセルと同様
の動作に必要な素子（ダミーセル他）を有している．こ
こでは、一例としてプルアップ用Ｐ型トランジスタＱＰ
３１ ＱＰ４と、ビット線のバランス用Ｐ型トランジス
タＱｐｓ及び通常のメモリセルと同じダミーセルとを有
している．また、リファレンス電位出力回路５はゲート
とドレインを共通接続（以下、ダイオード接続と称す〉
したＰ型トランジスタＱｐ６と、ダミーセル回路４のビ
ット線対を各々ゲート入力とし且つソース相互とドレイ
ン相互を接続した一対のＮ型トランジスタＱｓ＋， Ｑ
Ｎ２と、リファレンス電位出力回路５を活性化するため
の活性信号φいをゲート入力とするＮ型トランジスタＱ
Ｎ，とから構成される． 次に、かかる半導体スタチックメモリの回路動作を第３
図を参照して説明する． 第３図（ａ）．（ｂ）はそれぞれ第２図および第１図に
おけるトランジスタの電圧・電流特性図である． 第３図（ａ）に示すように、このＩＯ−ＶＤ特性は第２
図におけるリファレンス電位出力回路５の中のＰ型トラ
ンジスタＱＰ６及びＮ型トラジスタＱＮＩＩＱＮ２の特
性を重畳して描いたものである。
を有する半導体スタチックメモリは、駆動回路の負荷回
路を楕或するＭＯＳトランジスタのゲートが固定電位と
なっているため、ビット線の平衡電位が変化すると、駆
動回路のゲインが変化してしまい、アクセスが遅れてし
まうという欠点がある． 本発明の目的は、かかるビット線の平衡電位が変化して
も駆動回路のゲインの変化を制御することのできる半導
体スタチックメモリを提供することにある． 〔課題を解決するための手段〕 本発明の半導体スタチックメモリは、ビット線毎に接続
された複数の駆動回路と、前記複数の駆動回路の共通の
出力端子に接続され且つＭＯＳトランジスタで形成した
共通の負荷回路と、ビット線電位によって制御され且つ
前記負荷回路を形威する前記ＭＯＳトランジスタのゲー
トに接続されたリファレンス回路とを有して構成される
．〔実施例〕 次に、本発明の実施例について図面を参照して説明する
． 第１図は本発明の一実施例を示す半導体スタチックメモ
リの回路図である． ？１図に示すように、本実施例は、ビット線毎に接続さ
れ且つ共通の書込みバスＷＢ，ＷＢに接続される複数の
駆動回路１と、これら駆動回路１の共通の出力端子およ
び読み出しバスＲＢ，ＲＢに接続された共通の負荷回路
２と、この負荷回路２を形成するＰチャンネルＭＯＳト
ランジスタＱｐ■ＩＱＰ２のゲートに接続され且つ後述
するビット線電位によって制御されるリファレンス回路
３とを有している．本実施例が前述した従来例と比較し
て異なる点は差動増幅回路を形成する負荷回路２内のＰ
型トランジスタのゲート入力をリファレンス回路３の出
力ＶＲＥＦで制御する点にある．第２図は第１図に示す
リファレンス回路の詳細図である． 第２図に示すように、リファレンス回路３は大きく分け
てダミーセル回路４とリファレンス電位出力回路５から
戒る．このダミーセル回路４は通常のメモリセルと同様
の動作に必要な素子（ダミーセル他）を有している．こ
こでは、一例としてプルアップ用Ｐ型トランジスタＱＰ
３１ ＱＰ４と、ビット線のバランス用Ｐ型トランジス
タＱｐｓ及び通常のメモリセルと同じダミーセルとを有
している．また、リファレンス電位出力回路５はゲート
とドレインを共通接続（以下、ダイオード接続と称す〉
したＰ型トランジスタＱｐ６と、ダミーセル回路４のビ
ット線対を各々ゲート入力とし且つソース相互とドレイ
ン相互を接続した一対のＮ型トランジスタＱｓ＋， Ｑ
Ｎ２と、リファレンス電位出力回路５を活性化するため
の活性信号φいをゲート入力とするＮ型トランジスタＱ
Ｎ，とから構成される． 次に、かかる半導体スタチックメモリの回路動作を第３
図を参照して説明する． 第３図（ａ）．（ｂ）はそれぞれ第２図および第１図に
おけるトランジスタの電圧・電流特性図である． 第３図（ａ）に示すように、このＩＯ−ＶＤ特性は第２
図におけるリファレンス電位出力回路５の中のＰ型トラ
ンジスタＱＰ６及びＮ型トラジスタＱＮＩＩＱＮ２の特
性を重畳して描いたものである。
このリファレンス電位出力回路５内のＰ型トランジスタ
ＱＰ６はダイオード接続され、ダミーセル回路４内のビ
ット線の出力線対がＮ型トランジスタＱｓｔ．Ｑｓｚの
ゲートに入力されているため、このようなＩ．−ＶＤ特
性を示す． また、第３図（ｂ）に示すように、このＩＤ−ＶＤ特性
は第１図における負荷回路２のＰ型トランジスタＱＰＩ
Ｉ ＱＰ２及び駆動回路１のＮ型トランジスタＱＮＩＩ
， ＱＮ＋２のＩｐ−ＶＤ特性を重畳して描いたもの
である． 上述した第３図（ａ）において、通常のビット線の平衡
電位がＶＧ１からＶＧ２に変動すると、ダミーセル回路
４のビット線の平衡電位も同様に変動することになるの
で、ＶＲＥＦの電位はＱｐ６の特性曲線に沿ってＶＤｌ
からＶｏ２に変動する。従って、第３図（ｂ）において
Ｖ ＲＥ，が入力されるＰ型トランジスタＱｐ１，Ｑｐ
２のゲート入力の電位も通常のビット線の平衡電位の変
動とともに動くことになる． このように、本実施例によれば、ビット線の平衡電位が
変動したとしても、差動増幅回路の出力端子であるリー
ドバスＲＢ，ＲＢの電位差の変動を少なく押えることが
できる。
ＱＰ６はダイオード接続され、ダミーセル回路４内のビ
ット線の出力線対がＮ型トランジスタＱｓｔ．Ｑｓｚの
ゲートに入力されているため、このようなＩ．−ＶＤ特
性を示す． また、第３図（ｂ）に示すように、このＩＤ−ＶＤ特性
は第１図における負荷回路２のＰ型トランジスタＱＰＩ
Ｉ ＱＰ２及び駆動回路１のＮ型トランジスタＱＮＩＩ
， ＱＮ＋２のＩｐ−ＶＤ特性を重畳して描いたもの
である． 上述した第３図（ａ）において、通常のビット線の平衡
電位がＶＧ１からＶＧ２に変動すると、ダミーセル回路
４のビット線の平衡電位も同様に変動することになるの
で、ＶＲＥＦの電位はＱｐ６の特性曲線に沿ってＶＤｌ
からＶｏ２に変動する。従って、第３図（ｂ）において
Ｖ ＲＥ，が入力されるＰ型トランジスタＱｐ１，Ｑｐ
２のゲート入力の電位も通常のビット線の平衡電位の変
動とともに動くことになる． このように、本実施例によれば、ビット線の平衡電位が
変動したとしても、差動増幅回路の出力端子であるリー
ドバスＲＢ，ＲＢの電位差の変動を少なく押えることが
できる。
第４図は本発明の第二の実施例を示す半導体スタチック
メモリの回路図である． 第４図に示すように、本実施例が前述した第一の実施例
と比較して異なる点は、リファレンス回路３をリファレ
ンス電位出力回路５のみで楕戒し、その回路を構成する
Ｎ型トランジスタＱ Ｎ １ ＋ＱＮ２のゲート入力を
通常のビット線対と共用した点である．これよりダミー
セル回路を省略することができる．なお、メモリの回路
動作は前述した第一の実施例と同様であるので、ここで
の詳述は省略する． 〔発明の効果〕 以上説明したように、本発明の半導体スタチックメモリ
は、ビット線毎に接続される複数の駆動回路の共通負荷
回路を構戒するＭＯＳトランジスタのゲート電位をビッ
ト線電位で制御するリファレンス回路を設けることによ
り、ビット線の平衡電位の変動に対し駆動回路のゲイン
の変動を抑制できるという効果がある．
メモリの回路図である． 第４図に示すように、本実施例が前述した第一の実施例
と比較して異なる点は、リファレンス回路３をリファレ
ンス電位出力回路５のみで楕戒し、その回路を構成する
Ｎ型トランジスタＱ Ｎ １ ＋ＱＮ２のゲート入力を
通常のビット線対と共用した点である．これよりダミー
セル回路を省略することができる．なお、メモリの回路
動作は前述した第一の実施例と同様であるので、ここで
の詳述は省略する． 〔発明の効果〕 以上説明したように、本発明の半導体スタチックメモリ
は、ビット線毎に接続される複数の駆動回路の共通負荷
回路を構戒するＭＯＳトランジスタのゲート電位をビッ
ト線電位で制御するリファレンス回路を設けることによ
り、ビット線の平衡電位の変動に対し駆動回路のゲイン
の変動を抑制できるという効果がある．
第１図は本発明の第一の実施例を示す半導体スタチック
メモリの回路図、第２図は第１図に示すリファレンス回
路の詳細図、第３図（ａ）（ｂ）はそれぞれ第２図およ
び第１図におけるトランジスタの電圧・電流特性図、第
４図は本発明の第二の実施例を示す半導体スタチックメ
モリの回路図、第５図は従来の一例を示す半導体スタチ
ックメモリの回路図、第６図は第５図におけるトランジ
スタの電圧・電流特性図である。 １・・・駆動回路、２・・・負荷回路、３・・・リファ
レンス回路、４・・・ダミーセル回路、５・・・リファ
レンス電位出力回路、Ｑｐ＋〜ＱＰ６１ ＱＰＩＩ ，
ＱＰ１２ＱＰ！１１ ＋ ＱＰｌｌ２・・・Ｐチャン
ネル型ＭＯＳトランジスタ、ＱＮ１″−ＱＮ３・ＱＮＩ
Ｉ〜ＱＮ１５・Ｑｓｎｘ〜ＱＮ１１５・・・Ｎチャネル
型ＭＯＳトランジスタ。
メモリの回路図、第２図は第１図に示すリファレンス回
路の詳細図、第３図（ａ）（ｂ）はそれぞれ第２図およ
び第１図におけるトランジスタの電圧・電流特性図、第
４図は本発明の第二の実施例を示す半導体スタチックメ
モリの回路図、第５図は従来の一例を示す半導体スタチ
ックメモリの回路図、第６図は第５図におけるトランジ
スタの電圧・電流特性図である。 １・・・駆動回路、２・・・負荷回路、３・・・リファ
レンス回路、４・・・ダミーセル回路、５・・・リファ
レンス電位出力回路、Ｑｐ＋〜ＱＰ６１ ＱＰＩＩ ，
ＱＰ１２ＱＰ！１１ ＋ ＱＰｌｌ２・・・Ｐチャン
ネル型ＭＯＳトランジスタ、ＱＮ１″−ＱＮ３・ＱＮＩ
Ｉ〜ＱＮ１５・Ｑｓｎｘ〜ＱＮ１１５・・・Ｎチャネル
型ＭＯＳトランジスタ。
Claims (1)
- 【特許請求の範囲】 １、ビット線毎に接続された複数の駆動回路と、前記複
数の駆動回路の共通の出力端子に接続され且つＭＯＳト
ランジスタで形成した共通の負荷回路と、ビット線電位
によつて制御され且つ前記負荷回路を形成する前記ＭＯ
Ｓトランジスタのゲートに接続されたリファレンス回路
とを有することを特徴とする半導体スタチックメモリ。 ２、請求項１記載のリファレンス回路は、ドレインとゲ
ートを接続した第一のＭＯＳトランジスタと、相補のビ
ット線が各々ゲート入力され且つソース相互及びドレイ
ン相互を接続された一対の第二および第三のＭＯＳトラ
ンジスタと、活性信号をゲート入力とする第四のＭＯＳ
トランジスタとを電源および接地間に直列接続したリフ
ァレンス電位出力回路を有することを特徴とする半導体
スタチックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304045A JPH03162794A (ja) | 1989-11-21 | 1989-11-21 | 半導体スタチックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304045A JPH03162794A (ja) | 1989-11-21 | 1989-11-21 | 半導体スタチックメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03162794A true JPH03162794A (ja) | 1991-07-12 |
Family
ID=17928385
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1304045A Pending JPH03162794A (ja) | 1989-11-21 | 1989-11-21 | 半導体スタチックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03162794A (ja) |
-
1989
- 1989-11-21 JP JP1304045A patent/JPH03162794A/ja active Pending
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