JPH031633A - パケットスイッチング回路の送受信バッファ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパケットスイッチング回路の送受信バッファ管
理方式、特に複数の入力チャネルからの受信パケットを
一旦各チャネルに共有の送受信バッファメモリに蓄積す
るパケットスイッチング回路の送受°信バッファの管理
方式に関する。

〔従来の技術〕

従来、この種のパケットスイッチ回路の送受信バッファ
の管理は、ソフトウェアにより制御されていて、空き送
受信バッファを管理して空き送受信バッファを空き入力
チャネルに割当て、パケットの受信完了によりこの送受
信バッファを指定された送信チギネルの送信待ち行列に
つなぎ、送信チャネルの空きを待って送信チャネルにこ
のバッファの送信起動をかけるという一連の制御を行っ
ている。

〔発明が解決しようとする問題点〕

上述した従来のパケットスイッチング回路の送受信バッ
ファ管理方式はソフトウェア制御となっているので、バ
ッファ検索等のバッファ管理制御が処理装置の処理能力
によって決められ、パケットスイッチングの高速化を抑
制するという欠点がある。

〔問題点を解決するための手段〕

本発明のパケットスイッチング回路の送受信バッファ管
理方式は、複数の入出力チャネルを有し、各入力チャネ
ルからの受信パケットを一旦各チャネルに共有のランダ
ムアクセスメモリで構成され複数の送受信バッファを有
する送受信バッファメモリに蓄積した後に出力チャネル
に送信するパケットスイッチング回路において、前記送
受信バッファに対応してそのバッファの使用状態表示と
書込まれているパケットの出力チャネル番号とこの出力
チャネルに対するパケットの送信シーケンス番号とを記
憶する連想メモリと、この連想メモリの各内容の照合に
より空き送受信バッファの検索および各出力チャネルの
送信パケットの検索を行う連想メモリ制御手段とを有し
て構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である０図にお
いて１〜３は受信制御部、４は連想メモリ部、５は連想
メモリ制御部、６は送受信バッファメモリ部、７〜９は
送信制御部である。連想メモリ部４は第２図に示すよう
に送受信バッファメモリ部６の有する複数個の送受信バ
ッファの各バッファに対応するバッファの使用状態（空
き。

受信中、受信完）表示とこのバッファに受信されたパケ
ットの出力チャネル番号と送信シーケンス番号とを記憶
する。受信制御部１〜３は初期設定時およびバット受信
完了により空きの送受信バッファを有していない場合に
、連想メモリ制御部５に空きバッファの割当てを要求す
る。連想メモリ制御部５は第３図に示す様に検索データ
のバッファ使用状態表示を空き（図中に＝０）、他のデ
ータをマスクして、連想メモリ部４に入力し、検索結果
として送受信バッファ番号に対応した一致データのアド
レス出力を得る。第４図は連想メモリ部４の記憶内容と
検索過程とを示す説明図で、第４図に示した様に一致デ
ータが複数個存在する場合は、記憶アドレス位置等によ
り分離選択され、その内の一つが自動的に連想メモリ内
で選択され出力される。この様にして選択された送受信
バッファ番号は、要求のあった受信制御部１〜３に通知
されるとともに、連想メモリ部４の内のその記憶データ
についてのバッファ使用状態は、連想メモリ制御部４に
より受信中状Ｂ（図中に＝１）に書換えられる。次いで
受信制御部１〜３は通知された送受信バッファ番号によ
り送受信バッファメモリ部６の該当送受信バッファのア
ドレスを求め、パケットを受信次第、そのバッファに受
信パケットを書込む。そして受信完了時に受信制御部１
〜３は連想メモリ制御部５にバッファ使用状態表示の受
信完状態への書換えおよび出力チャネル番号の登録を要
求し、連想メモリ制御部５は連想メモリ部４の該当デー
タの書換え（図中に＝２）および連想メモリ制御部５で
管理しているその出力チャネルに対する送信シーケンス
番号のデータの書換えを行なう。

以上が送受信バッファ検索からパケット受信完了までの
動作である０次に送信側動作について説明を行なう。

送信制御部７〜９は自チャネルが空きの状態になり次第
、連想メモリ制御部５に自チヤネル向けへの送信パケッ
トの要求を行なう。連想メモリ制御部５は、この要求に
従い連想メモリ部４に対して第５図に示す様に、検索デ
ータのバッファ使用状態表示を受信完状態に、出力チャ
ネル番号を要求チャネル番号に、送信シーケンス番号に
このチャネルの送信シーケンス番号をセットして連想メ
モリ部４に入力し、出力データとして送受信バッファ番
号に対応した一致データのアドレス番号を得る。第６図
はこの場合の連想メモリ部４の記憶内容と検索過程とを
示す説明図で、若しこのチャネルに対する送信パケット
が無い場合は一致デー夕無しの出力を得る。しかし、一
致データ無しの場合は、連想メモリ制御部５は周期的に
この検索を一致データを得るまで繰り返す。こうして得
られた送受信バッファ番号は送信制御部７〜９へ通知さ
れ、通知を受けた送信制御部は送受信バッファ番号から
送受信バッファメモリ部６の送受信バッファのアドレス
を求め、この送受信バッファのパケットを出力チャネル
へ送信する６次いで送信が完了した時点または再送制御
を行なっている場合は、相手局から応答を得た時点で連
想メモリ制御部５へこの送受信バッファの開放要求を出
す。

連想メモリ制御部５は、この要求に従って連想メモリ部
４の該当データのバッファ使用状態表示を空き状態に書
換える。

〔発明の効果〕

以上説明したように本発明は、送受信バツウアのバッフ
ァ管理制御を連想メモリを使用して行なうことにより、
従来ソフトウェアで行なっていたバッファ管理制御をハ
ードウェア論理で実現するので、パケットスイッチング
の処理を高速化できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は連想
メモリ内の記憶データの配列図、第３図は送受信バッフ
ァの空きを検査するための検索データの配列図、第４図
は連想メモリの記憶内容と検索過程とを示す説明図、第
５図は送信すべき送受信バッファを検索するための検索
データの配列図、第６図は連想メモリの記憶内容と送信
時の検索過程とを示す説明図である。 １〜３・・・受信制御部、４・・・連想メモリ部、５・
・・連想メモリ制御部、６・・・送受信バッファメモリ
部、７〜９・・・送信制御部。

Claims (1)

【特許請求の範囲】
1. 　複数の入出力チャネルを有し、各入力チャネルからの
   受信パケットを一旦各チャネルに共有のランダムアクセ
   スメモリで構成され複数の送受信バッファを有する送受
   信バッファメモリに蓄積した後に出力チャネルに送信す
   るパケットスイッチング回路において、前記送受信バッ
   ファに対応してそのバッファの使用状態表示と書込まれ
   ているパケットの出力チャネル番号とこの出力チャネル
   に対するパケットの送信シーケンス番号とを記憶する連
   想メモリと、この連想メモリの各内容の照合により空き
   送受信バッファの検索および各出力チャネルの送信パケ
   ットの検索を行う連想メモリ制御手段とを有することを
   特徴とするパケットスイッチング回路の送受信バッファ
   管理方式。