JPH027146A - ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法 - Google Patents
ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法Info
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- JPH027146A JPH027146A JP15677688A JP15677688A JPH027146A JP H027146 A JPH027146 A JP H027146A JP 15677688 A JP15677688 A JP 15677688A JP 15677688 A JP15677688 A JP 15677688A JP H027146 A JPH027146 A JP H027146A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えば電子交換擾の如く入出力装置とメモリ
とこれらを制御するプロセッサとから成るシステムにお
いて、入出力装置からプロセッサへ送信すわるダイレク
トメモリアクセスの制御方式に関する。
とこれらを制御するプロセッサとから成るシステムにお
いて、入出力装置からプロセッサへ送信すわるダイレク
トメモリアクセスの制御方式に関する。
〔従来の技術〕
入出力装置とプロセッサ間のダイレクトメモリアクセス
に関しては、例えば交換研究会５Ｅ８４−１２１のｐｌ
５７〜４２で、「分散制御形パケヴト交換機のシステ
ム構成」と題する論文において説明されている。
に関しては、例えば交換研究会５Ｅ８４−１２１のｐｌ
５７〜４２で、「分散制御形パケヴト交換機のシステ
ム構成」と題する論文において説明されている。
上記論文のバケ−ｙ）交換機では、入出力装置としての
回線対応部が、ダイレクトメモリアクセス機能を有する
・この回線対応部（入出力装置）は、ダイレクトメモリ
アクセスを要求するとき、プロセッサに対してプロセッ
サバス要求を送信する。
回線対応部が、ダイレクトメモリアクセス機能を有する
・この回線対応部（入出力装置）は、ダイレクトメモリ
アクセスを要求するとき、プロセッサに対してプロセッ
サバス要求を送信する。
プロセッサは、このプロセッサバス要求を受信すると、
その後回線対応部とプロセッサ間のダイレクトメモリア
クセス情報（メモリアドレスとデータ）の伝達に要する
時間とは無関係に、回線対応部とプロセッサを結んでい
るプロセッサバスを保留し、その後回線対応部とメモリ
間でダイレクトメモリアクセスを行なわせる。
その後回線対応部とプロセッサ間のダイレクトメモリア
クセス情報（メモリアドレスとデータ）の伝達に要する
時間とは無関係に、回線対応部とプロセッサを結んでい
るプロセッサバスを保留し、その後回線対応部とメモリ
間でダイレクトメモリアクセスを行なわせる。
ここで、回線対応部とプロセッサ間とでダイレクトメモ
リアクセス情報の伝達に要する時間が長いと、ダイレク
トメモリアクセス実行時においてプロセッサがプロセッ
サバスを保留する時間が長ぐなり、プロセッサがその間
メモリへのアクセスを行なうことができないため、プロ
セッサの処理作業の速度が低下することとなる。
リアクセス情報の伝達に要する時間が長いと、ダイレク
トメモリアクセス実行時においてプロセッサがプロセッ
サバスを保留する時間が長ぐなり、プロセッサがその間
メモリへのアクセスを行なうことができないため、プロ
セッサの処理作業の速度が低下することとなる。
本発明の目的は、入出力装置とメモリとこれらを制御す
るプロセッサから成るシステムにおいて、入出力装置が
ダイレクトメモリアクセスを行なう際におけるプロセッ
サバスの保留時間を短縮し、プロセッサの処理速度を向
上させることにある。
るプロセッサから成るシステムにおいて、入出力装置が
ダイレクトメモリアクセスを行なう際におけるプロセッ
サバスの保留時間を短縮し、プロセッサの処理速度を向
上させることにある。
本発明の他の目的は、入出力装置とプロセッサとの間で
ダイレクトメモリアクセス情報の伝達に要する時間とは
無関係に、プロセッサバスを一定時間だけ保留してダイ
レクトメモリアクセスを行なうことのできる方法を提供
することにある。
ダイレクトメモリアクセス情報の伝達に要する時間とは
無関係に、プロセッサバスを一定時間だけ保留してダイ
レクトメモリアクセスを行なうことのできる方法を提供
することにある。
これらの目的を達成するため本発明では、入出力装置と
ブロセ噌すとの間に第１と第２のバッファレジスタとこ
れらを制御する手段とを設ける。
ブロセ噌すとの間に第１と第２のバッファレジスタとこ
れらを制御する手段とを設ける。
そして、入出力装置からのダイレクトメモリアクセス情
報（メモリアドレスとデータ）を−旦第２のバッファレ
ジスタに格納した後にプロセッサへ送信して、プロセッ
サバスを保留させてダイレクトメモリアクセスを実行さ
せる。一方、プロセッサから入出力装置への入出力命令
は、−旦第１のバッファレジスタに格納した後に入出力
装置へ送信して、これを実行させる。
報（メモリアドレスとデータ）を−旦第２のバッファレ
ジスタに格納した後にプロセッサへ送信して、プロセッ
サバスを保留させてダイレクトメモリアクセスを実行さ
せる。一方、プロセッサから入出力装置への入出力命令
は、−旦第１のバッファレジスタに格納した後に入出力
装置へ送信して、これを実行させる。
ここで、これら第１及び第２のバッファレジスタを制御
する手段は、第２のバッファレジスタがダイレクトメモ
リアクセス情報をすべて入出力装置から受は取った後に
、プロセッサに対してダイレクトメモリアクセス要求を
送出し〜プロセッサはこり、’ｔ 受信してプロセッサ
バスの保留を行なうので、一定の時間プロセッサバスを
保留するだけでダイレクトメモリアクセスが実行テキる
。
する手段は、第２のバッファレジスタがダイレクトメモ
リアクセス情報をすべて入出力装置から受は取った後に
、プロセッサに対してダイレクトメモリアクセス要求を
送出し〜プロセッサはこり、’ｔ 受信してプロセッサ
バスの保留を行なうので、一定の時間プロセッサバスを
保留するだけでダイレクトメモリアクセスが実行テキる
。
以下、本発明の１実施例を第１図〜第８図を用いて説明
する。第１図において、１は本発明を用いた通信制御装
置、２はこの通信制御装置の入出力装置である回線対応
部であり、ＣＣＩＴＴ勧告Ｘ。
する。第１図において、１は本発明を用いた通信制御装
置、２はこの通信制御装置の入出力装置である回線対応
部であり、ＣＣＩＴＴ勧告Ｘ。
２５プユトコルを実現するＬＳＩ等を用いて構成され、
ダイレクトメモリアクセス制御機能を有する。
ダイレクトメモリアクセス制御機能を有する。
５は回線対応部３とプロセッサ８間でダイレクトメモリ
アクセス時のメモリアドレスやデータを授受するダイレ
クトメモリアクセス信号線、４は本発明による第１のバ
ッファレジスタ、５は本発明による第２のバッファレジ
スタ、６は第１及び第２のバッファレジスタ４．５の制
御やダイレクトメモリアクセス制御を行うＤＭＡ制御部
、７はバッファレジスタ４または５を切り替えるセレク
タ、８はプロセッサ、９はメモリ、１０はプロセッサバ
ス、１１は通信制御装置１と加入者を結ぶ加入者線、１
２は回線対応部２よりＤＭＡ制御部６ヘダイレクトメモ
リアクセス要求を通知するＤＭＡ要求線、１３はＤＭＡ
制御部６から回線対応部２ヘダイレクトメモリアクセス
の許可及び終了を通知するＤＭＡ許可線、１４はプロセ
ッサ８の入出力命令実行をＤＭ、Ａ制御部６へ通知する
オーダ実行線、１５はＤＭＡ制御部６からプロセッサ８
へ入出力命令の受付及び実行終了を通知するＡＳＷ線で
ある。１６はＤＭＡ制御部６からプロセッサ８へのＣＰ
Ｖ ＤＭＡ要求線、１７ハフｏ セｗ サ８ ；／ｌ
’ ラＤＭＡ ！ＩＪ ａｌｌ 部６ ヘｃＰＶＤＭＡ
要求を受けつけたことを通知するＣ Ｐ Ｖ ＤＭＡ許
可線である◎ 以下第２図のフローチャートを用いて処理動作を説明す
る。
アクセス時のメモリアドレスやデータを授受するダイレ
クトメモリアクセス信号線、４は本発明による第１のバ
ッファレジスタ、５は本発明による第２のバッファレジ
スタ、６は第１及び第２のバッファレジスタ４．５の制
御やダイレクトメモリアクセス制御を行うＤＭＡ制御部
、７はバッファレジスタ４または５を切り替えるセレク
タ、８はプロセッサ、９はメモリ、１０はプロセッサバ
ス、１１は通信制御装置１と加入者を結ぶ加入者線、１
２は回線対応部２よりＤＭＡ制御部６ヘダイレクトメモ
リアクセス要求を通知するＤＭＡ要求線、１３はＤＭＡ
制御部６から回線対応部２ヘダイレクトメモリアクセス
の許可及び終了を通知するＤＭＡ許可線、１４はプロセ
ッサ８の入出力命令実行をＤＭ、Ａ制御部６へ通知する
オーダ実行線、１５はＤＭＡ制御部６からプロセッサ８
へ入出力命令の受付及び実行終了を通知するＡＳＷ線で
ある。１６はＤＭＡ制御部６からプロセッサ８へのＣＰ
Ｖ ＤＭＡ要求線、１７ハフｏ セｗ サ８ ；／ｌ
’ ラＤＭＡ ！ＩＪ ａｌｌ 部６ ヘｃＰＶＤＭＡ
要求を受けつけたことを通知するＣ Ｐ Ｖ ＤＭＡ許
可線である◎ 以下第２図のフローチャートを用いて処理動作を説明す
る。
加入者からの通信データは加入者線１１を経由して通信
制御装［１の回線対応部２で受信される。
制御装［１の回線対応部２で受信される。
回線対応部２は受信データの処理をした後、メモリ９へ
格納するためダイレクトメモリアクセス要求をＤＭＡ要
求線１２を用いてＤＭＡＩＩｔｌＩ御部６へ通知す乙部
６テップ１１６）。ＤＭＡ制御部６は、第１のバッファ
レジスタ４及び第２のバッファレジスタ５が空きで、プ
ロセッサ８より入出力命令実行指示が出ていない場合は
、回線対応部２へＤＭＡ許可線１３を介して信号を送出
し、ダイレクトメモリアクセス許可を通知する（ １１
１３ ）。回線対応部２は、ダイレクトメモリアクセス
信号線５を経由して第１のバッファレジスタ４ヘダイレ
クトメモリアクセス情報であるメモリアドレス及びデー
タ（メモリ書込みの場合のみ）を送る（ １２０ ）。
格納するためダイレクトメモリアクセス要求をＤＭＡ要
求線１２を用いてＤＭＡＩＩｔｌＩ御部６へ通知す乙部
６テップ１１６）。ＤＭＡ制御部６は、第１のバッファ
レジスタ４及び第２のバッファレジスタ５が空きで、プ
ロセッサ８より入出力命令実行指示が出ていない場合は
、回線対応部２へＤＭＡ許可線１３を介して信号を送出
し、ダイレクトメモリアクセス許可を通知する（ １１
１３ ）。回線対応部２は、ダイレクトメモリアクセス
信号線５を経由して第１のバッファレジスタ４ヘダイレ
クトメモリアクセス情報であるメモリアドレス及びデー
タ（メモリ書込みの場合のみ）を送る（ １２０ ）。
ＤＭＡ制御部６は、＠１のバッファレジスタ４ヘアドレ
ス及びデータをセットし終ると、その内容を第２のバッ
ファレジスタ５へ移しく １２２ ）、ＣＰ Ｖ ＤＭ
Ａ要求線１６を経由してプロセッサ８ヘダイレクトメモ
リアクセス要求を送出する（ １２４ ）。
ス及びデータをセットし終ると、その内容を第２のバッ
ファレジスタ５へ移しく １２２ ）、ＣＰ Ｖ ＤＭ
Ａ要求線１６を経由してプロセッサ８ヘダイレクトメモ
リアクセス要求を送出する（ １２４ ）。
ＤＭＡ！ｌＪ？ｆＫ１部６ はｃｐＶＤＭＡ許可ｉ１７
に経由してプロセッサ８よりダイレクトメモリアクセス
許可信号を受けると（１２８） 、第２のバッファレジ
スタ５のメモリアドレス及びデータをセレクタ７を経由
してプロセッサバス１０へ送出する（１５０）。
に経由してプロセッサ８よりダイレクトメモリアクセス
許可信号を受けると（１２８） 、第２のバッファレジ
スタ５のメモリアドレス及びデータをセレクタ７を経由
してプロセッサバス１０へ送出する（１５０）。
メモリ９へのアクセスが終了すると（１５２）、ＤＭＡ
Ｉ！ｌ制御部６はＤＭＡ許可線１５の信号を停止してダ
イレクトメモリアクセス終了を回線対応部２へ通知して
処理を終了する（ １５６ ）。ダイレクトメモリアク
セスによるメモリ書込み時のシーケンス例を第３図に示
す。
Ｉ！ｌ制御部６はＤＭＡ許可線１５の信号を停止してダ
イレクトメモリアクセス終了を回線対応部２へ通知して
処理を終了する（ １５６ ）。ダイレクトメモリアク
セスによるメモリ書込み時のシーケンス例を第３図に示
す。
ダイレクトメモリアクセスによるメモリ読出し動作につ
いても同様であるので説明を劣質する〇一方・プロセッ
サ８から回線対応部２に対して入出力命令を実行する場
合は、プロセッサ８よりプロセッサバス１０へ入出力命
令を送出した後、プロセッサ８よりオーダ実行線１４を
経由してＤＭＡ制御部６へ入出力命令の実行を通知する
（ １０２ ）。
いても同様であるので説明を劣質する〇一方・プロセッ
サ８から回線対応部２に対して入出力命令を実行する場
合は、プロセッサ８よりプロセッサバス１０へ入出力命
令を送出した後、プロセッサ８よりオーダ実行線１４を
経由してＤＭＡ制御部６へ入出力命令の実行を通知する
（ １０２ ）。
ＤＭＡ制御部６はＡＳＷ線１５へ信号を送出し入出力命
令実行受付をプロセッサ８へ通知する（ １０６ ）と
ともにプロセッサバス１０上の入出力命令を第１のバッ
ファレジスタ４ヘセツトした後（１０４）、回線対応部
２へ入出力命令を送出する（ １０８ ）。
令実行受付をプロセッサ８へ通知する（ １０６ ）と
ともにプロセッサバス１０上の入出力命令を第１のバッ
ファレジスタ４ヘセツトした後（１０４）、回線対応部
２へ入出力命令を送出する（ １０８ ）。
回線対応部２は入出力命令を受取るとこれを実行し、入
力命令の場合は応答情報を第１のバッファレジスタ４へ
返送する。ＤＭＡ制御部６は、第１のバッファレジスタ
４へ応答情報がセットされると、この内容をセレクタ７
を経由してプロセッサバス１０へ送出した後（１１ｏ
）、ＡＳＷ線１５の信号を停止して入出力命令の実行終
了をプロセッサ８へ通知する（ １１２ ）。この入力
命令実行時のシーケンス例を第３図に示す。
力命令の場合は応答情報を第１のバッファレジスタ４へ
返送する。ＤＭＡ制御部６は、第１のバッファレジスタ
４へ応答情報がセットされると、この内容をセレクタ７
を経由してプロセッサバス１０へ送出した後（１１ｏ
）、ＡＳＷ線１５の信号を停止して入出力命令の実行終
了をプロセッサ８へ通知する（ １１２ ）。この入力
命令実行時のシーケンス例を第３図に示す。
回線対応部２からのダイレクトメモリアクセス動作とプ
ロセッサ８からの入出力命令実行が競合した場合（１２
６） 、ＤＭＡ制御部６は第１のバッファレジスタ４に
アドレス及びデータを受け（１２０）、第２のバッファ
レジスタ５へ移Ｌｌ後（１２２）、プロセッサ８からの
入出力命令を第１の／＜−１７アレジスタ４を用いて回
線対応部２へ送Ｆ） （１０４〜１０Ｂ）応答情報が有
る場合は第１のバッファレジスタ４を経由してプロセッ
サ８へ送ル（１１０）。
ロセッサ８からの入出力命令実行が競合した場合（１２
６） 、ＤＭＡ制御部６は第１のバッファレジスタ４に
アドレス及びデータを受け（１２０）、第２のバッファ
レジスタ５へ移Ｌｌ後（１２２）、プロセッサ８からの
入出力命令を第１の／＜−１７アレジスタ４を用いて回
線対応部２へ送Ｆ） （１０４〜１０Ｂ）応答情報が有
る場合は第１のバッファレジスタ４を経由してプロセッ
サ８へ送ル（１１０）。
入出力命令が終了した後、ＤＭＡ制御部６は第２のバッ
ファレジスタ５に蓄えられているアドレス及びデータを
用いてダイレクトメモリアクセス動作を継続実行する（
１ｔ４． ｔ２８． １５０ ）。このダイレクト
メモリアクセスによるメモリ書込みと入力命令実行の競
合時のシーケンス例を第４図に示す。
ファレジスタ５に蓄えられているアドレス及びデータを
用いてダイレクトメモリアクセス動作を継続実行する（
１ｔ４． ｔ２８． １５０ ）。このダイレクト
メモリアクセスによるメモリ書込みと入力命令実行の競
合時のシーケンス例を第４図に示す。
以上説明した様に、ＤＭＡ制御部６はダイレクトメモリ
アクセスの制御と入出力命令の実行制御及びそれらの競
合制御を行う。
アクセスの制御と入出力命令の実行制御及びそれらの競
合制御を行う。
このＤＭＡ制御部６のさらに詳細な構成を第６図に示す
。
。
第６図において、６０１は２人力の競合制御回路・６０
２はタイミング信号を作成するシーケンス回路、６０５
はセダトリセヴトタイプのフリツプフロヴプ、６０４は
ＡＮＤゲート、６０５はＯＲゲートである。また競合制
御回路６０１のさらに詳細な構成を第７図に、シーケン
ス回路６０２のさらに詳細な構成を第８図に示す。第６
図の回路の動作は、第２図の動作フローを実現するもの
であるので、ここでは説明を省略する。また、第７図及
び第８図で用いたクロツク■及びクロツク■は、互いに
逆位相のデユーティ比５０チのクロツクである。これら
第６図〜第８図の構成は、あくまでもＤＭＡＩＩＪ御回
路６を実回路６一例にすぎない〇 本実施例によれば、ダイレクトメモリアクセス信号線３
が長くなシ回線対応部２とプロセッサ８間でのダイレク
トメモリアクセス情報の伝送の遅延時間が増加し、又は
メモリアドレス及びデータを多重化しシリアル伝送する
事によりインタフェース線数を削減して遅延時間を増加
させても、ダイレクトメモリアクセス時のプロセッサバ
ス１０の保留時間は影響を受けず常に一定保留時間とな
るため、等価的にプロセッサ８の処理速度が低下するの
を防止できる。
２はタイミング信号を作成するシーケンス回路、６０５
はセダトリセヴトタイプのフリツプフロヴプ、６０４は
ＡＮＤゲート、６０５はＯＲゲートである。また競合制
御回路６０１のさらに詳細な構成を第７図に、シーケン
ス回路６０２のさらに詳細な構成を第８図に示す。第６
図の回路の動作は、第２図の動作フローを実現するもの
であるので、ここでは説明を省略する。また、第７図及
び第８図で用いたクロツク■及びクロツク■は、互いに
逆位相のデユーティ比５０チのクロツクである。これら
第６図〜第８図の構成は、あくまでもＤＭＡＩＩＪ御回
路６を実回路６一例にすぎない〇 本実施例によれば、ダイレクトメモリアクセス信号線３
が長くなシ回線対応部２とプロセッサ８間でのダイレク
トメモリアクセス情報の伝送の遅延時間が増加し、又は
メモリアドレス及びデータを多重化しシリアル伝送する
事によりインタフェース線数を削減して遅延時間を増加
させても、ダイレクトメモリアクセス時のプロセッサバ
ス１０の保留時間は影響を受けず常に一定保留時間とな
るため、等価的にプロセッサ８の処理速度が低下するの
を防止できる。
なお、以上の説明では、ダイレクトアクセス情報を第１
のバッファレジスタを経由して第２のバッファレジスタ
に格納する場合について説明したが、第１のバッファレ
ジスタを経由することなく直接第２のバッファレジスタ
にセリトする方法でも実現できる〇 〔発明の効果〕 以上説明した通り本発明によれば、入出力装置とプロセ
ッサ間の距離が増大してダイレクトメモリアクセス情報
の伝送の遅延時間が増加したり、又は入出力装置とプロ
セッサ間のアドレス線やデータ線を多重化してシリアル
伝送することによりインタフェース線を削減し経済化を
図ることで遅延時間が増加しても、ダイレクトメモリア
クセス時のプロセヴサバス保留時間を短縮できるので、
プロセ９すの処理速度が低下するのを防止することがで
きる効果がある。
のバッファレジスタを経由して第２のバッファレジスタ
に格納する場合について説明したが、第１のバッファレ
ジスタを経由することなく直接第２のバッファレジスタ
にセリトする方法でも実現できる〇 〔発明の効果〕 以上説明した通り本発明によれば、入出力装置とプロセ
ッサ間の距離が増大してダイレクトメモリアクセス情報
の伝送の遅延時間が増加したり、又は入出力装置とプロ
セッサ間のアドレス線やデータ線を多重化してシリアル
伝送することによりインタフェース線を削減し経済化を
図ることで遅延時間が増加しても、ダイレクトメモリア
クセス時のプロセヴサバス保留時間を短縮できるので、
プロセ９すの処理速度が低下するのを防止することがで
きる効果がある。
第１図は本発明を用いた通信制御装置のブロック図であ
る。第２図は第１図の通信制御装置ｆ！Ｌ１の動作を示
すフローチャートである。第３図は第１図の通信制薗装
？２ｉ１において対線対応部６がダイレクトメモリアク
セス疋よりメモリ書込み動作を行なう場合のシーケンス
例を示すタイムチャートである。第４図は同通信制御装
置１においてプロセッサ８が回線対応部６へ入出力命令
を実行する場合のシーケンス例を示すタイムチャートで
ある。 第５図は第２図、第３図で示したダイレクトメモリアク
セスと入出力命令とが競合した場合のシーケンス例を示
すタイムチャートである。第６図はｗｃ１図のＤＭＡ制
御部６の構成図、第７図は第６図の競合制御回路６０１
の構成図、第８図は第６図のシーケンス回路６０２の構
成図である。 １・・・通信制（至）装置 ２・・・回線対応部 ３・・・ダイレフトメ・モリアクセス信号線４・・・第
１のバーＪ７アレジスタ ５・・・第２のバタクァレジスタ ６−０．ＤＭＡ制御部 ７・・・セレクタ ８・・・プロセッサ ９・・・メモリ １０・・・プロセタサバス １１・・・加入者線 １２・・・ＤＭＡ要求線 １３・・・ＤＭＡ許可線 １４・・・オーダ実行線 １５・・・ＡＳＷ線 １６一−−ＣＰＶＤＭＡ’１１線 １７−−・ＣＰＶＤＭＡ 許可線 第 ３２ （ＤＭＡライト動作ξ腎） 纂 ４ Ｚ （入８ｔ２７命＋＊ロリ今〕
る。第２図は第１図の通信制御装置ｆ！Ｌ１の動作を示
すフローチャートである。第３図は第１図の通信制薗装
？２ｉ１において対線対応部６がダイレクトメモリアク
セス疋よりメモリ書込み動作を行なう場合のシーケンス
例を示すタイムチャートである。第４図は同通信制御装
置１においてプロセッサ８が回線対応部６へ入出力命令
を実行する場合のシーケンス例を示すタイムチャートで
ある。 第５図は第２図、第３図で示したダイレクトメモリアク
セスと入出力命令とが競合した場合のシーケンス例を示
すタイムチャートである。第６図はｗｃ１図のＤＭＡ制
御部６の構成図、第７図は第６図の競合制御回路６０１
の構成図、第８図は第６図のシーケンス回路６０２の構
成図である。 １・・・通信制（至）装置 ２・・・回線対応部 ３・・・ダイレフトメ・モリアクセス信号線４・・・第
１のバーＪ７アレジスタ ５・・・第２のバタクァレジスタ ６−０．ＤＭＡ制御部 ７・・・セレクタ ８・・・プロセッサ ９・・・メモリ １０・・・プロセタサバス １１・・・加入者線 １２・・・ＤＭＡ要求線 １３・・・ＤＭＡ許可線 １４・・・オーダ実行線 １５・・・ＡＳＷ線 １６一−−ＣＰＶＤＭＡ’１１線 １７−−・ＣＰＶＤＭＡ 許可線 第 ３２ （ＤＭＡライト動作ξ腎） 纂 ４ Ｚ （入８ｔ２７命＋＊ロリ今〕
Claims (1)
- 【特許請求の範囲】 １、入出力装置とメモリとこれらを制御するプロセッサ
とを備えたシステムにおける入出力装置からプロセッサ
へのダイレクトメモリアクセスの制御方式であって、入
出力装置とプロセッサの間にダイレクトメモリアクセス
情報を一時格納する手段を設け、該格納手段により入出
力装置からのダイレクトメモリアクセス情報を受信して
蓄積した後、該格納手段からプロセッサへダイレクトメ
モリアクセス情報を送信することを特徴とするダイレク
トメモリアクセス制御方式。 ２、請求項１において、上記格納手段としてバッファレ
ジスタを用いることを特徴とするダイレクトメモリアク
セス制御方式。 ３、入出力装置と、メモリとプロセッサとこれらを接続
するプロセッサバスとを備え、入出力装置からプロセッ
サへダイレクトメモリアクセスを要求してプロセッサが
許可すると、入出力装置からプロセッサバスを介してメ
モリへのダイレクトアクセスを行なうことのできるシス
テムにおいて、プロセッサから入出力装置への入出力命
令を第１のバッファレジスタに送信して一時蓄積し、入
出力装置からプロセッサへのダイレクトメモリアクセス
情報を第２のバッファレジスタに送信して一時蓄積し、
第１及び第２のバッファレジスタを制御する手段よりプ
ロセッサへダイレクトメモリアクセス要求を送出してか
ら第２のバッファレジスタよりダイレクトメモリアクセ
ス情報をプロセッサへ送信してダイレクトメモリアクセ
スを実行させた後、第１のバッファレジスタから入出力
装置へ入出力命令を送信することを特徴とするダイレク
トメモリアクセス制御方式。 ４、プロセッサから入出力装置への入出力命令を第１の
バッファレジスタへ蓄積するステップと、入出力装置か
らプロセッサへのダイレクトメモりアクセス情報を第２
のバッファレジスタへ蓄積するステップと、両バッファ
レジスタの制御手段からプロセッサへダイレクトメモリ
アクセス要求を送信するステップと、プロセッサがプロ
セッサバスを保留してダイレクトメモリアクセスを許可
するステップと、第２のバッファレジスタからプロセッ
サへダイレクトメモリアクセス情報を送信するステップ
と、入出力装置からメモリへのダイレクトアクセスを実
行するステップと、ダイレクトメモリアクセス終了後に
第１のバッファレジスタから入出力装置へ入出力命令を
送信するステップとから成ることを特徴とするダイレク
トメモリアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156776A JP2664208B2 (ja) | 1988-06-27 | 1988-06-27 | ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63156776A JP2664208B2 (ja) | 1988-06-27 | 1988-06-27 | ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH027146A true JPH027146A (ja) | 1990-01-11 |
| JP2664208B2 JP2664208B2 (ja) | 1997-10-15 |
Family
ID=15635065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63156776A Expired - Lifetime JP2664208B2 (ja) | 1988-06-27 | 1988-06-27 | ダイレクトメモリアクセス制御装置ならびにダイレクトメモリアクセス制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664208B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0651932U (ja) * | 1992-12-18 | 1994-07-15 | ミツミ電機株式会社 | インタフェース回路 |
-
1988
- 1988-06-27 JP JP63156776A patent/JP2664208B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0651932U (ja) * | 1992-12-18 | 1994-07-15 | ミツミ電機株式会社 | インタフェース回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2664208B2 (ja) | 1997-10-15 |
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